JPH06232151A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06232151A JPH06232151A JP5332121A JP33212193A JPH06232151A JP H06232151 A JPH06232151 A JP H06232151A JP 5332121 A JP5332121 A JP 5332121A JP 33212193 A JP33212193 A JP 33212193A JP H06232151 A JPH06232151 A JP H06232151A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
Abstract
(57)【要約】
【目的】 第１及び第２トランジスタのカスコード構造
の半導体装置において、第２トランジスタのベース接続
電極に信号が供給されることなく第２トランジスタの完
全導通状態の駆動を、すなわちラッチ・アップの発生を
防止する。 【構成】 半導体装置はカスコード構造の第１及び第２
トランジスタT1,T2 を有する半導体本体１を具え、半導
体本体は第１トランジスタのコレクタ領域10及びベース
領域11と、第１トランジスタのエミッタ領域及び第２ト
ランジスタのコレクタ領域の双方を形成する領域12と、
空間電荷領域13と、第２トランジスタのベース領域14及
びエミッタ領域15とをこの順序で具えており、これら領
域が半導体本体の主表面２に対し平行に延在するｐｎ接
合を形成しており、第２トランジスタのベース領域14及
びエミッタ領域15が半導体本体の他の主表面３に隣接
し、第２トランジスタのコレクタ領域でもある第１トラ
ンジスタのエミッタ領域12と、空間電荷領域13と、ベー
ス領域14とを貫通しこれら領域を囲む凹部４を設け、ベ
ース領域11に対する接続電極を凹部内に設ける。
の半導体装置において、第２トランジスタのベース接続
電極に信号が供給されることなく第２トランジスタの完
全導通状態の駆動を、すなわちラッチ・アップの発生を
防止する。 【構成】 半導体装置はカスコード構造の第１及び第２
トランジスタT1,T2 を有する半導体本体１を具え、半導
体本体は第１トランジスタのコレクタ領域10及びベース
領域11と、第１トランジスタのエミッタ領域及び第２ト
ランジスタのコレクタ領域の双方を形成する領域12と、
空間電荷領域13と、第２トランジスタのベース領域14及
びエミッタ領域15とをこの順序で具えており、これら領
域が半導体本体の主表面２に対し平行に延在するｐｎ接
合を形成しており、第２トランジスタのベース領域14及
びエミッタ領域15が半導体本体の他の主表面３に隣接
し、第２トランジスタのコレクタ領域でもある第１トラ
ンジスタのエミッタ領域12と、空間電荷領域13と、ベー
ス領域14とを貫通しこれら領域を囲む凹部４を設け、ベ
ース領域11に対する接続電極を凹部内に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体本体を具える半
導体装置であって、この半導体本体には、この半導体本
体の主表面に平行なｐｎ接合を互いに形成するコレク
タ、ベース及びエミッタ領域を有するカスコード構造の
第１及び第２バイポーラトランジスタが設けられ、この
半導体本体は、−第１トランジスタのコレクタ領域を形
成する第１導電形の半導体基板であって、その第１主表
面上に接続電極が設けられているこの半導体基板と、−
基板に隣接し、第１導電型とは反対の第２導電型で、第
１トランジスタのベース領域を形成する第１半導体領域
と、−この第１半導体領域に隣接し、第１トランジスタ
のエミッタ領域及び第２トランジスタのコレクタ領域を
形成する第１導電型の第２半導体領域と、−この第２半
導体領域に隣接し、この第２半導体領域よりもわずかに
ドーピングされた第１導電型の第３半導体領域と、−こ
の第３半導体領域及び半導体本体の第２主表面に隣接
し、第２トランジスタのベース領域を形成し、接続電極
が設けられている第２導電型の第４半導体領域と、−こ
の第４半導体領域及び半導体本体の第２主表面に隣接
し、第２トランジスタのエミッタ領域を形成し、接続電
極が設けられている第５半導体領域とを具えている半導
体装置に関するものである。
導体装置であって、この半導体本体には、この半導体本
体の主表面に平行なｐｎ接合を互いに形成するコレク
タ、ベース及びエミッタ領域を有するカスコード構造の
第１及び第２バイポーラトランジスタが設けられ、この
半導体本体は、−第１トランジスタのコレクタ領域を形
成する第１導電形の半導体基板であって、その第１主表
面上に接続電極が設けられているこの半導体基板と、−
基板に隣接し、第１導電型とは反対の第２導電型で、第
１トランジスタのベース領域を形成する第１半導体領域
と、−この第１半導体領域に隣接し、第１トランジスタ
のエミッタ領域及び第２トランジスタのコレクタ領域を
形成する第１導電型の第２半導体領域と、−この第２半
導体領域に隣接し、この第２半導体領域よりもわずかに
ドーピングされた第１導電型の第３半導体領域と、−こ
の第３半導体領域及び半導体本体の第２主表面に隣接
し、第２トランジスタのベース領域を形成し、接続電極
が設けられている第２導電型の第４半導体領域と、−こ
の第４半導体領域及び半導体本体の第２主表面に隣接
し、第２トランジスタのエミッタ領域を形成し、接続電
極が設けられている第５半導体領域とを具えている半導
体装置に関するものである。
【０００２】２つのｎｐｎトランジスタ又は２つのｐｎ
ｐトランジスタは半導体装置におけるカスコード構造を
構成し、第１トランジスタのエミッタ領域が同時に第２
トランジスタのコレクタ領域を形成している。半導体装
置が動作中であると、第２トランジスタが第１トランジ
スタのエミッタ電流を変える。カスコード回路は第１ト
ランジスタのコレクタ及びベースに対する接続電極と、
第２トランジスタのベース及びエミッタに対する接続電
極とを有する。
ｐトランジスタは半導体装置におけるカスコード構造を
構成し、第１トランジスタのエミッタ領域が同時に第２
トランジスタのコレクタ領域を形成している。半導体装
置が動作中であると、第２トランジスタが第１トランジ
スタのエミッタ電流を変える。カスコード回路は第１ト
ランジスタのコレクタ及びベースに対する接続電極と、
第２トランジスタのベース及びエミッタに対する接続電
極とを有する。
【０００３】
【従来の技術】欧州特許第０４９３８５４号明細書に
は、第１トランジスタのベース領域が半導体本体の第２
主表面上に存在する接続電極に接続されている前述した
種類の装置が開示されている。この接続電極を第１トラ
ンジスタのベース領域に接続する為に、この接続電極と
第１トランジスタのベース領域との間に、多量にドーピ
ングした接続領域が設けられている。この接続領域は第
２トランジスタのコレクタ領域、ベース領域及びエミッ
タ領域を、第２トランジスタのこれら領域に接触するこ
となく囲んでいる。
は、第１トランジスタのベース領域が半導体本体の第２
主表面上に存在する接続電極に接続されている前述した
種類の装置が開示されている。この接続電極を第１トラ
ンジスタのベース領域に接続する為に、この接続電極と
第１トランジスタのベース領域との間に、多量にドーピ
ングした接続領域が設けられている。この接続領域は第
２トランジスタのコレクタ領域、ベース領域及びエミッ
タ領域を、第２トランジスタのこれら領域に接触するこ
となく囲んでいる。
【０００４】
【発明が解決しようとする課題】上述した既知の装置に
は、第２トランジスタのベース接続電極に信号を供給す
ることなくして、この第２トランジスタが動作中完全に
導通状態に駆動されてしまうという欠点がある。
は、第２トランジスタのベース接続電極に信号を供給す
ることなくして、この第２トランジスタが動作中完全に
導通状態に駆動されてしまうという欠点がある。
【０００５】本発明の目的は、特に、上述した欠点が生
じないように前述した半導体装置を構成することにあ
る。
じないように前述した半導体装置を構成することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、半導体本体を
具える半導体装置であって、この半導体本体には、この
半導体本体の主表面に平行なｐｎ接合を互いに形成する
コレクタ、ベース及びエミッタ領域を有するカスコード
構造の第１及び第２バイポーラトランジスタが設けら
れ、この半導体本体は、−第１トランジスタのコレクタ
領域を形成する第１導電形の半導体基板であって、その
第１主表面上に接続電極が設けられているこの半導体基
板と、−基板に隣接し、第１導電型とは反対の第２導電
型で、第１トランジスタのベース領域を形成する第１半
導体領域と、−この第１半導体領域に隣接し、第１トラ
ンジスタのエミッタ領域及び第２トランジスタのコレク
タ領域を形成する第１導電型の第２半導体領域と、−こ
の第２半導体領域に隣接し、この第２半導体領域よりも
わずかにドーピングされた第１導電型の第３半導体領域
と、−この第３半導体領域及び半導体本体の第２主表面
に隣接し、第２トランジスタのベース領域を形成し、接
続電極が設けられている第２導電型の第４半導体領域
と、−この第４半導体領域及び半導体本体の第２主表面
に隣接し、第２トランジスタのエミッタ領域を形成し、
接続電極が設けられている第５半導体領域とを具えてい
る半導体装置において、半導体本体の第２主表面内に第
２，第３及び第４領域を貫通する凹部が設けられ、この
凹部がこれら第２，第３及び第４領域を横方向で画成
し、第１トランジスタのベース領域を形成する第１領域
に対する接続電極が前記の凹部内に設けられていること
を特徴とする。
具える半導体装置であって、この半導体本体には、この
半導体本体の主表面に平行なｐｎ接合を互いに形成する
コレクタ、ベース及びエミッタ領域を有するカスコード
構造の第１及び第２バイポーラトランジスタが設けら
れ、この半導体本体は、−第１トランジスタのコレクタ
領域を形成する第１導電形の半導体基板であって、その
第１主表面上に接続電極が設けられているこの半導体基
板と、−基板に隣接し、第１導電型とは反対の第２導電
型で、第１トランジスタのベース領域を形成する第１半
導体領域と、−この第１半導体領域に隣接し、第１トラ
ンジスタのエミッタ領域及び第２トランジスタのコレク
タ領域を形成する第１導電型の第２半導体領域と、−こ
の第２半導体領域に隣接し、この第２半導体領域よりも
わずかにドーピングされた第１導電型の第３半導体領域
と、−この第３半導体領域及び半導体本体の第２主表面
に隣接し、第２トランジスタのベース領域を形成し、接
続電極が設けられている第２導電型の第４半導体領域
と、−この第４半導体領域及び半導体本体の第２主表面
に隣接し、第２トランジスタのエミッタ領域を形成し、
接続電極が設けられている第５半導体領域とを具えてい
る半導体装置において、半導体本体の第２主表面内に第
２，第３及び第４領域を貫通する凹部が設けられ、この
凹部がこれら第２，第３及び第４領域を横方向で画成
し、第１トランジスタのベース領域を形成する第１領域
に対する接続電極が前記の凹部内に設けられていること
を特徴とする。
【０００７】本発明による半導体装置は、第２，第３及
び第４領域の積層体より成るいわゆるメサ構造体を有
し、その上側面に第４及び第５領域が隣接し、このメサ
構造体が凹部により囲まれている。
び第４領域の積層体より成るいわゆるメサ構造体を有
し、その上側面に第４及び第５領域が隣接し、このメサ
構造体が凹部により囲まれている。
【０００８】本発明は、既知の半導体装置では動作中ラ
ッチ・アップが生じるという認識に基づくものである。
この場合、第１トランジスタのベースの接続領域と第３
及び第４領域とより成る寄生トランジスタにより第２ト
ランジスタが完全に導通状態に駆動される。この既知の
半導体装置が動作していると、この寄生トランジスタが
電荷キャリアを、多量にドーピングされた接続領域から
わずかなドーピングの第３領域内に注入する。第３領域
のドーピング濃度が低い為に、ほんのずかの電荷キャリ
アしか第４領域内に、すなわち第２トランジスタのベー
ス領域内に注入されない。その結果、第２トランジスタ
が完全に導通状態に駆動され、従って、ラッチ・アップ
が生じる。本発明による手段は、第１領域、すなわち第
１トランジスタのベース領域に対する接続領域を無くす
ものである。本発明の手段によれば、第１，第２，第３
及び第４領域により形成される寄生トランジスタの効果
が殆ど失われる。この場合、電荷キャリアの注入は第１
領域から第２領域に行われる。これら領域のドーピング
濃度は殆ど同じである。注入された電荷キャリアは第２
領域内でほぼ完全に再結合される為、電荷キャリアはわ
ずかにドーピングされた第３領域を介して第４領域、す
なわち第２トランジスタのベースに殆ど或いは全く到達
しない。従って、ラッチ・アップは生じない。
ッチ・アップが生じるという認識に基づくものである。
この場合、第１トランジスタのベースの接続領域と第３
及び第４領域とより成る寄生トランジスタにより第２ト
ランジスタが完全に導通状態に駆動される。この既知の
半導体装置が動作していると、この寄生トランジスタが
電荷キャリアを、多量にドーピングされた接続領域から
わずかなドーピングの第３領域内に注入する。第３領域
のドーピング濃度が低い為に、ほんのずかの電荷キャリ
アしか第４領域内に、すなわち第２トランジスタのベー
ス領域内に注入されない。その結果、第２トランジスタ
が完全に導通状態に駆動され、従って、ラッチ・アップ
が生じる。本発明による手段は、第１領域、すなわち第
１トランジスタのベース領域に対する接続領域を無くす
ものである。本発明の手段によれば、第１，第２，第３
及び第４領域により形成される寄生トランジスタの効果
が殆ど失われる。この場合、電荷キャリアの注入は第１
領域から第２領域に行われる。これら領域のドーピング
濃度は殆ど同じである。注入された電荷キャリアは第２
領域内でほぼ完全に再結合される為、電荷キャリアはわ
ずかにドーピングされた第３領域を介して第４領域、す
なわち第２トランジスタのベースに殆ど或いは全く到達
しない。従って、ラッチ・アップは生じない。
【０００９】本発明による半導体装置では、第１，第
２，第３及び第４領域をエピタキシアル成長により設け
るのが好ましい。この場合、反応器内で第１〜第４領域
を一連の処理工程で順次に設ける。これら種々のドーピ
ング濃度はエピタキシアル成長により一層均一になるよ
うに且つ領域間の濃度遷移が急峻となるように設けるこ
とができる。既知の装置の製造では、前に形成した領域
が次の拡散工程中外部に拡散する為、これらの領域は明
確に規定されなくなる。従って、既知の半導体装置のス
イッチング動作は最適とならない。それ故、本発明によ
る半導体装置のスイッチング動作は既知の装置のスイッ
チング動作よりも良好となる。
２，第３及び第４領域をエピタキシアル成長により設け
るのが好ましい。この場合、反応器内で第１〜第４領域
を一連の処理工程で順次に設ける。これら種々のドーピ
ング濃度はエピタキシアル成長により一層均一になるよ
うに且つ領域間の濃度遷移が急峻となるように設けるこ
とができる。既知の装置の製造では、前に形成した領域
が次の拡散工程中外部に拡散する為、これらの領域は明
確に規定されなくなる。従って、既知の半導体装置のス
イッチング動作は最適とならない。それ故、本発明によ
る半導体装置のスイッチング動作は既知の装置のスイッ
チング動作よりも良好となる。
【００１０】第１トランジスタのベース領域を構成する
第１領域に対する接続電極は種々の方法で第１領域と相
互接続しうる。例えば、第４，第３，第２及び第１領域
を貫通し基板に至るまで延在する凹部を設けることがで
きる。次に、接続電極を凹部の底部に設け、凹部の底部
と第１領域との間の電気接続は第２導電型の他の領域に
より達成する。この他の領域は凹部の底部で基板内に存
在させ、第１領域の下側まで延在させ、第１領域と電気
接触させる。これにより、第１トランジスタのベースに
対する接続電極がこの他の領域上に存在する。有利な一
例では、凹部を第１トランジスタのベース領域を構成す
る第１領域に至るまで下方に延在させ、このベース領域
に対する接続電極は第１領域上に設ける。この場合、凹
部の底部の上に第１領域を設ける必要がなく、半導体装
置の製造が簡単となる。
第１領域に対する接続電極は種々の方法で第１領域と相
互接続しうる。例えば、第４，第３，第２及び第１領域
を貫通し基板に至るまで延在する凹部を設けることがで
きる。次に、接続電極を凹部の底部に設け、凹部の底部
と第１領域との間の電気接続は第２導電型の他の領域に
より達成する。この他の領域は凹部の底部で基板内に存
在させ、第１領域の下側まで延在させ、第１領域と電気
接触させる。これにより、第１トランジスタのベースに
対する接続電極がこの他の領域上に存在する。有利な一
例では、凹部を第１トランジスタのベース領域を構成す
る第１領域に至るまで下方に延在させ、このベース領域
に対する接続電極は第１領域上に設ける。この場合、凹
部の底部の上に第１領域を設ける必要がなく、半導体装
置の製造が簡単となる。
【００１１】第１凹部の周りには、基板に至るまで下方
に延在する第２凹部を設けるのが好ましい。このように
することにより、第１トランジスタのベース領域を構成
する第１領域が半導体本体の他の部分から簡単に分離さ
れる。
に延在する第２凹部を設けるのが好ましい。このように
することにより、第１トランジスタのベース領域を構成
する第１領域が半導体本体の他の部分から簡単に分離さ
れる。
【００１２】半導体装置の一例では、半導体材料として
珪素を用いる。トランジスタのベース領域のうちの少な
くとも１つには珪素に加えてゲルマニウムを含めること
により追加の利点が得られる。ゲルマニウムを存在させ
ると、ベース領域の半導体材料のエネルギーギャップは
珪素のエネルギーギャップよりも小さくなる。これによ
り、トランジスタはヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を構成する。このようなトランジスタの動作
速度は極めて高速となり、その効率が極めて良好にな
る。第１及び第４領域の双方又はいずれか一方、すなわ
ち第１及び第２トランジスタの双方又はいずれか一方の
ベース領域は、横方向の抵抗値（面積抵抗値）を比較的
低くしてこれらトランジスタを流れるベース電流がベー
ス領域に横方向の電圧差を生ぜしめるのを阻止する為に
比較的多量にドーピングする。これら電圧差があると、
トランジスタのある部分が他の部分よりも多くの電流を
流すおそれがある（電流集中）。しかし、ベース領域を
高ドーピング濃度にすると、コレクタ電流が比較的小さ
くなり、トランジスタの効率が低くなる。本発明による
半導体装置では、ゲルマニウムを存在させることによ
り、ベース領域の比較的高いドーピング濃度がトランジ
スタの効率に及ぼす悪影響を補償する。
珪素を用いる。トランジスタのベース領域のうちの少な
くとも１つには珪素に加えてゲルマニウムを含めること
により追加の利点が得られる。ゲルマニウムを存在させ
ると、ベース領域の半導体材料のエネルギーギャップは
珪素のエネルギーギャップよりも小さくなる。これによ
り、トランジスタはヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を構成する。このようなトランジスタの動作
速度は極めて高速となり、その効率が極めて良好にな
る。第１及び第４領域の双方又はいずれか一方、すなわ
ち第１及び第２トランジスタの双方又はいずれか一方の
ベース領域は、横方向の抵抗値（面積抵抗値）を比較的
低くしてこれらトランジスタを流れるベース電流がベー
ス領域に横方向の電圧差を生ぜしめるのを阻止する為に
比較的多量にドーピングする。これら電圧差があると、
トランジスタのある部分が他の部分よりも多くの電流を
流すおそれがある（電流集中）。しかし、ベース領域を
高ドーピング濃度にすると、コレクタ電流が比較的小さ
くなり、トランジスタの効率が低くなる。本発明による
半導体装置では、ゲルマニウムを存在させることによ
り、ベース領域の比較的高いドーピング濃度がトランジ
スタの効率に及ぼす悪影響を補償する。
【００１３】第１トランジスタのベース領域を構成する
第１領域が珪素に加えてゲルマニウムを含む場合には、
半導体本体の第２主表面を、メサ構造体の頂部を形成す
べき領域において被覆し、ｐ導電型の第４領域を例えば
プラズマエッチング工程でエッチングし、次に半導体本
体のｎ導電型の第３及び第２領域をＫＯＨ中でエッチン
グすることにより凹部を容易に形成しうる。この場合、
エッチング処理が第１領域の珪素−ゲルマニウム材料で
自動的に停止される。その理由は、珪素−ゲルマニウム
領域はＫＯＨ中で殆どエッチングされない為である。
第１領域が珪素に加えてゲルマニウムを含む場合には、
半導体本体の第２主表面を、メサ構造体の頂部を形成す
べき領域において被覆し、ｐ導電型の第４領域を例えば
プラズマエッチング工程でエッチングし、次に半導体本
体のｎ導電型の第３及び第２領域をＫＯＨ中でエッチン
グすることにより凹部を容易に形成しうる。この場合、
エッチング処理が第１領域の珪素−ゲルマニウム材料で
自動的に停止される。その理由は、珪素−ゲルマニウム
領域はＫＯＨ中で殆どエッチングされない為である。
【００１４】
【実施例】図面は線図的なもので実際のものに正比例し
て描いておらず、各図間で対応する部分に同じ符号を付
した。
て描いておらず、各図間で対応する部分に同じ符号を付
した。
【００１５】図１は第１及び第２バイポーラトランジス
タＴ１，Ｔ２をカスコード構造にしたもの、すなわち第
１トランジスタのエミッタが第２トランジスタのコレク
タに接続されたものを示す。図２，３はカスコード構造
の第１及び第２バイポーラトランジスタＴ１，Ｔ２が設
けられた半導体本体を有する半導体装置を示しており、
コレクタ１０ａ，１０ｂ，１２，１３と、ベース１１，
１４と、エミッタ１２，１５とが互いに半導体本体１の
主表面２に対し平行に延在するｐｎ接合を形成してお
り、半導体本体１は、−第１トランジスタＴ１のコレク
タ領域を形成する第１導電型の半導体基板１０であっ
て、その第１主表面２上に接続電極Ｃ１が設けられてい
るこの半導体基板１０と、−基板１０に隣接し、第１導
電型とは反対の第２導電型で、第１トランジスタＴ１の
ベース領域を形成する第１半導体領域１１と、−この第
１半導体領域１１に隣接し、第１トランジスタＴ１のエ
ミッタ領域及び第２トランジスタＴ２のコレクタ領域を
形成する第１導電型の第２半導体領域１２と、−この第
２半導体領域１２に隣接し、この第２半導体領域よりも
わずかにドーピングされた第１導電型の第３半導体領域
１３と、−この第３半導体領域１３及び半導体本体１の
第２主表面３に隣接し、第２トランジスタＴ２のベース
領域を形成し、接続電極Ｂ２が設けられている第２導電
型の第４半導体領域１４と、−この第４半導体領域１４
及び半導体本体１の第２主表面３に隣接し、第２トラン
ジスタＴ２のエミッタ領域を形成し、接続電極Ｅ２が設
けられている第５半導体領域１５とを具えている。
タＴ１，Ｔ２をカスコード構造にしたもの、すなわち第
１トランジスタのエミッタが第２トランジスタのコレク
タに接続されたものを示す。図２，３はカスコード構造
の第１及び第２バイポーラトランジスタＴ１，Ｔ２が設
けられた半導体本体を有する半導体装置を示しており、
コレクタ１０ａ，１０ｂ，１２，１３と、ベース１１，
１４と、エミッタ１２，１５とが互いに半導体本体１の
主表面２に対し平行に延在するｐｎ接合を形成してお
り、半導体本体１は、−第１トランジスタＴ１のコレク
タ領域を形成する第１導電型の半導体基板１０であっ
て、その第１主表面２上に接続電極Ｃ１が設けられてい
るこの半導体基板１０と、−基板１０に隣接し、第１導
電型とは反対の第２導電型で、第１トランジスタＴ１の
ベース領域を形成する第１半導体領域１１と、−この第
１半導体領域１１に隣接し、第１トランジスタＴ１のエ
ミッタ領域及び第２トランジスタＴ２のコレクタ領域を
形成する第１導電型の第２半導体領域１２と、−この第
２半導体領域１２に隣接し、この第２半導体領域よりも
わずかにドーピングされた第１導電型の第３半導体領域
１３と、−この第３半導体領域１３及び半導体本体１の
第２主表面３に隣接し、第２トランジスタＴ２のベース
領域を形成し、接続電極Ｂ２が設けられている第２導電
型の第４半導体領域１４と、−この第４半導体領域１４
及び半導体本体１の第２主表面３に隣接し、第２トラン
ジスタＴ２のエミッタ領域を形成し、接続電極Ｅ２が設
けられている第５半導体領域１５とを具えている。
【００１６】半導体装置では、２つのｎｐｎ又は２つの
ｐｎｐトランジスタをカスコード形態で接続し（図１参
照）、第１トランジスタＴ１のエミッタ領域１２が同時
に第２トランジスタＴ２のコレクタ領域１２となる。半
導体装置が動作している際、第２トランジスタＴ２が第
１トランジスタＴ１のエミッタ電流を変える。第１トラ
ンジスタＴ１のベースは固定の直流設定（ベース接地）
を有し、第２トランジスタＴ２はそのエミッタに印加さ
れるある直流電圧レベル（エミッタ接地）を有する。第
２トランジスタＴ２のベースは信号入力端子として作用
し、第１トランジスタＴ１のコレクタは出力端子として
作用する。このカスコード回路はトランジスタＴ１のコ
レクタＣ１及びベースＢ１とトランジスタＴ２のベース
Ｂ２及びエミッタＥ２とに対する接続電極を有する。
ｐｎｐトランジスタをカスコード形態で接続し（図１参
照）、第１トランジスタＴ１のエミッタ領域１２が同時
に第２トランジスタＴ２のコレクタ領域１２となる。半
導体装置が動作している際、第２トランジスタＴ２が第
１トランジスタＴ１のエミッタ電流を変える。第１トラ
ンジスタＴ１のベースは固定の直流設定（ベース接地）
を有し、第２トランジスタＴ２はそのエミッタに印加さ
れるある直流電圧レベル（エミッタ接地）を有する。第
２トランジスタＴ２のベースは信号入力端子として作用
し、第１トランジスタＴ１のコレクタは出力端子として
作用する。このカスコード回路はトランジスタＴ１のコ
レクタＣ１及びベースＢ１とトランジスタＴ２のベース
Ｂ２及びエミッタＥ２とに対する接続電極を有する。
【００１７】多量にドーピングした接続領域により、第
１トランジスタＴ１のベース領域１１を半導体本体１の
第２主表面３に存在する接続電極Ｂ１に接続することは
既知である。この接続領域は第２トランジスタＴ２のコ
レクタ、ベース及びエミッタ領域１２，１３，１４，１
５を、これらに接触することなく囲んでいる。第２トラ
ンジスタＴ２は動作中、このトランジスタのベース接続
電極Ｂ２に信号を供給することなく完全に導通状態に駆
動されるということを確かめた。
１トランジスタＴ１のベース領域１１を半導体本体１の
第２主表面３に存在する接続電極Ｂ１に接続することは
既知である。この接続領域は第２トランジスタＴ２のコ
レクタ、ベース及びエミッタ領域１２，１３，１４，１
５を、これらに接触することなく囲んでいる。第２トラ
ンジスタＴ２は動作中、このトランジスタのベース接続
電極Ｂ２に信号を供給することなく完全に導通状態に駆
動されるということを確かめた。
【００１８】更に、既知の半導体装置は製造するのが困
難である。この場合、第１トランジスタＴ１のベース、
接続領域及びコレクタ領域や第２トランジスタＴ２のベ
ース及びエミッタ領域を写真食刻（ホトリソグラフ）マ
スキング技術やイオン注入又は拡散により別々の工程で
設ける必要がある。
難である。この場合、第１トランジスタＴ１のベース、
接続領域及びコレクタ領域や第２トランジスタＴ２のベ
ース及びエミッタ領域を写真食刻（ホトリソグラフ）マ
スキング技術やイオン注入又は拡散により別々の工程で
設ける必要がある。
【００１９】本発明によれば、半導体本体１の第２主表
面３内に凹部４を設け、この凹部により第２，第３及び
第４領域１２，１３，１４を横方向から画成し、第１ト
ランジスタＴ１のベース領域を構成する第１領域１１に
対する接続電極Ｂ１はこの凹部内に設ける。
面３内に凹部４を設け、この凹部により第２，第３及び
第４領域１２，１３，１４を横方向から画成し、第１ト
ランジスタＴ１のベース領域を構成する第１領域１１に
対する接続電極Ｂ１はこの凹部内に設ける。
【００２０】従って、半導体装置は、第１トランジスタ
Ｔ１のエミッタ領域及び第２トランジスタＴ２のコレク
タ領域を形成する第２領域１２と、第２トランジスタＴ
２のコレクタに関連する空間電荷領域を形成する第３領
域１３と、第１トランジスタＴ１のベース領域を形成す
る第４領域１４との積層体を以て構成されたいわゆるメ
サ構造体を有している。このメサ構造体は、第４領域１
４及び第５領域１５が隣接する上側面３を有し、このメ
サ構造体は完全に凹部４により囲まれている。
Ｔ１のエミッタ領域及び第２トランジスタＴ２のコレク
タ領域を形成する第２領域１２と、第２トランジスタＴ
２のコレクタに関連する空間電荷領域を形成する第３領
域１３と、第１トランジスタＴ１のベース領域を形成す
る第４領域１４との積層体を以て構成されたいわゆるメ
サ構造体を有している。このメサ構造体は、第４領域１
４及び第５領域１５が隣接する上側面３を有し、このメ
サ構造体は完全に凹部４により囲まれている。
【００２１】本発明は、凹部４が第１トランジスタＴ１
のベースＢ１に対する接続領域を不必要にするという認
識に基づくものである。これにより、ラッチ・アップを
生じる寄生トランジスタが除去される。本発明による装
置では、第１領域１１、第２領域１２、第３領域１３及
び第４領域１４をエピタキシアル成長により設ける。こ
れにより本発明装置を既知の装置よりも簡単に製造しう
るようになる。本発明によれば、第１領域１１と、第２
領域１２と、第３領域１３と、第４領域１４とが反応器
内で一連の処理工程で順次に設けられる。異なる領域の
ドーピング濃度はエピタキシアル成長により一層均一に
なるとともにこれら領域間の遷移特性が一層急峻とな
る。従って、トランジスタＴ１，Ｔ２の特性は良好にな
り、これにより例えば本発明による半導体装置のスイッ
チング特性が既知の装置のスイッチング特性よりも著し
く良好になる。
のベースＢ１に対する接続領域を不必要にするという認
識に基づくものである。これにより、ラッチ・アップを
生じる寄生トランジスタが除去される。本発明による装
置では、第１領域１１、第２領域１２、第３領域１３及
び第４領域１４をエピタキシアル成長により設ける。こ
れにより本発明装置を既知の装置よりも簡単に製造しう
るようになる。本発明によれば、第１領域１１と、第２
領域１２と、第３領域１３と、第４領域１４とが反応器
内で一連の処理工程で順次に設けられる。異なる領域の
ドーピング濃度はエピタキシアル成長により一層均一に
なるとともにこれら領域間の遷移特性が一層急峻とな
る。従って、トランジスタＴ１，Ｔ２の特性は良好にな
り、これにより例えば本発明による半導体装置のスイッ
チング特性が既知の装置のスイッチング特性よりも著し
く良好になる。
【００２２】既知の装置では、領域の拡散をマスクを介
して行っている。これらのマスクが領域の横方向寸法を
決定する。本発明による装置では、第２領域１２、第３
領域１３及び第４領域１４は凹部４を設けることにより
一工程でパターン化され、これにより横方向寸法が決定
され、従って既知の装置の製造に比べて多数の写真食刻
用のマスキング及びエッチング工程が不必要となる。
して行っている。これらのマスクが領域の横方向寸法を
決定する。本発明による装置では、第２領域１２、第３
領域１３及び第４領域１４は凹部４を設けることにより
一工程でパターン化され、これにより横方向寸法が決定
され、従って既知の装置の製造に比べて多数の写真食刻
用のマスキング及びエッチング工程が不必要となる。
【００２３】半導体装置の具体例では、半導体材料とし
て珪素を用いる。トランジスタＴ１，Ｔ２のベース領域
１１，１４の少なくとも１つが珪素に加えてゲルマニウ
ムを有するようにすることにより追加の利点が得られ
る。ゲルマニウムが存在すると、第１領域１１及び第４
領域１４の双方又はいずれか一方の半導体材料のエネル
ギーギャップが珪素のエネルギーギャップよりも小さく
なる。このようにすることにより第１トランジスタＴ１
及び第２トランジスタＴ２の双方又はいずれか一方がヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）となる。こ
のようなトランジスタの動作速度は速く、効率は極めて
良好となる。
て珪素を用いる。トランジスタＴ１，Ｔ２のベース領域
１１，１４の少なくとも１つが珪素に加えてゲルマニウ
ムを有するようにすることにより追加の利点が得られ
る。ゲルマニウムが存在すると、第１領域１１及び第４
領域１４の双方又はいずれか一方の半導体材料のエネル
ギーギャップが珪素のエネルギーギャップよりも小さく
なる。このようにすることにより第１トランジスタＴ１
及び第２トランジスタＴ２の双方又はいずれか一方がヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）となる。こ
のようなトランジスタの動作速度は速く、効率は極めて
良好となる。
【００２４】第１領域１１及び第４領域１４の双方又は
いずれか一方、すなわちトランジスタＴ１及びＴ２の双
方又はいずれか一方のベース領域は横方向の抵抗値（面
積抵抗値）を比較的低くするために比較的多量にドーピ
ングされ、これらトランジスタを流れるベース電流がベ
ース領域１１，１４において横方向における電圧差を決
定する。トランジスタＴ１，Ｔ２のある部分はこれら電
圧差の為に他の部分よりも多くの電流を流しうる（電流
集中）。しかし、ベース領域のドーピング濃度を高くす
ると、コレクタ電流を比較的小さくし、トランジスタの
効率を低くする。本発明による半導体装置では、ベース
領域１１，１４のドーピング濃度が比較的大きいことに
よりトランジスタＴ１，Ｔ２の効率に及ぼす悪影響をゲ
ルマニウムの存在により補償する。
いずれか一方、すなわちトランジスタＴ１及びＴ２の双
方又はいずれか一方のベース領域は横方向の抵抗値（面
積抵抗値）を比較的低くするために比較的多量にドーピ
ングされ、これらトランジスタを流れるベース電流がベ
ース領域１１，１４において横方向における電圧差を決
定する。トランジスタＴ１，Ｔ２のある部分はこれら電
圧差の為に他の部分よりも多くの電流を流しうる（電流
集中）。しかし、ベース領域のドーピング濃度を高くす
ると、コレクタ電流を比較的小さくし、トランジスタの
効率を低くする。本発明による半導体装置では、ベース
領域１１，１４のドーピング濃度が比較的大きいことに
よりトランジスタＴ１，Ｔ２の効率に及ぼす悪影響をゲ
ルマニウムの存在により補償する。
【００２５】第１トランジスタＴ１のベース領域を形成
する第１領域１１に対する接続電極Ｂ１は種々の方法で
第１領域１１に接続しうる。
する第１領域１１に対する接続電極Ｂ１は種々の方法で
第１領域１１に接続しうる。
【００２６】図２は、第４領域１４、第３領域１３、第
２領域１２及び第１領域１１を貫通し、基板１０に至る
凹部４を設ける第１実施例を示す。接続電極Ｂ１は凹部
４の底部上に設け、この凹部４の底部と第１領域１１と
の間の電気接続は第２導電型の他の領域１６により行な
う。この他の領域１６は凹部４の底部で基板１０中に存
在させ、第１領域１１の下側まで延在させ、第１領域１
１と電気接触させる。第１トランジスタＴ１のベースに
対する接続電極Ｂ１はこの他の領域上に設ける。図２に
よる装置は例えば以下のようにして製造する。多量にド
ーピングされたｎ+ 導電型の珪素片１０ａから開始し、
第１トランジスタＴ１のコレクタに対する空間電荷領域
を形成する１．５μm の厚さのｎ- 導電型エピタキシア
ル層１０ｂを成長させて基板１０を製造する。他のｐ+
導電型領域１６はマスキング及びイオン注入により既知
のようにしてエピタキシアル層１０ｂ中に設ける。次
に、珪素に加えて約２０％のゲルマニウムを有する５０
ｎｍのｐ導電型の第１領域１１と、１００ｎｍの厚さで
ｎ+ 導電型の第２領域１２と、１μm の厚さでｎ- 導電
型の第３領域１３と、１５０ｎｍの厚さでｐ導電型の第
４領域１４とを反応器内でエピタキシアル成長させる。
その後、約４００℃の堆積温度で約３００ｎｍのプラズ
マ酸化物を表面３上に堆積させる。このプラズマ酸化物
を写真食刻技術によりパターン化してエッチングマスク
とし、その後凹部４をエッチング形成してメサ構造体を
形成する。このエッチング中、最初にｐ導電型の第４領
域１４をプラズマエッチングにより異方性エッチング
し、その後ｎ- 導電型の第３領域１３及びｎ+ 導電型の
第２領域１２をＫＯＨによりエッチングする。この場
合、珪素−ゲルマニウムの第１領域１１がエッチングス
トッパ層として作用する。その理由は、珪素−ゲルマニ
ウムはＫＯＨにより殆どエッチングされない為である。
２領域１２及び第１領域１１を貫通し、基板１０に至る
凹部４を設ける第１実施例を示す。接続電極Ｂ１は凹部
４の底部上に設け、この凹部４の底部と第１領域１１と
の間の電気接続は第２導電型の他の領域１６により行な
う。この他の領域１６は凹部４の底部で基板１０中に存
在させ、第１領域１１の下側まで延在させ、第１領域１
１と電気接触させる。第１トランジスタＴ１のベースに
対する接続電極Ｂ１はこの他の領域上に設ける。図２に
よる装置は例えば以下のようにして製造する。多量にド
ーピングされたｎ+ 導電型の珪素片１０ａから開始し、
第１トランジスタＴ１のコレクタに対する空間電荷領域
を形成する１．５μm の厚さのｎ- 導電型エピタキシア
ル層１０ｂを成長させて基板１０を製造する。他のｐ+
導電型領域１６はマスキング及びイオン注入により既知
のようにしてエピタキシアル層１０ｂ中に設ける。次
に、珪素に加えて約２０％のゲルマニウムを有する５０
ｎｍのｐ導電型の第１領域１１と、１００ｎｍの厚さで
ｎ+ 導電型の第２領域１２と、１μm の厚さでｎ- 導電
型の第３領域１３と、１５０ｎｍの厚さでｐ導電型の第
４領域１４とを反応器内でエピタキシアル成長させる。
その後、約４００℃の堆積温度で約３００ｎｍのプラズ
マ酸化物を表面３上に堆積させる。このプラズマ酸化物
を写真食刻技術によりパターン化してエッチングマスク
とし、その後凹部４をエッチング形成してメサ構造体を
形成する。このエッチング中、最初にｐ導電型の第４領
域１４をプラズマエッチングにより異方性エッチング
し、その後ｎ- 導電型の第３領域１３及びｎ+ 導電型の
第２領域１２をＫＯＨによりエッチングする。この場
合、珪素−ゲルマニウムの第１領域１１がエッチングス
トッパ層として作用する。その理由は、珪素−ゲルマニ
ウムはＫＯＨにより殆どエッチングされない為である。
【００２７】第１領域１１に対し珪素−ゲルマニウム材
料を用いず、この第１領域のｐ導電型ドーピング濃度を
比較的高く（＞１０19／ｃｍ3 ）する場合にも、この第
１領域をＫＯＨエッチング中エッチングストッパ層とし
て用いることができることに注意すべきである。
料を用いず、この第１領域のｐ導電型ドーピング濃度を
比較的高く（＞１０19／ｃｍ3 ）する場合にも、この第
１領域をＫＯＨエッチング中エッチングストッパ層とし
て用いることができることに注意すべきである。
【００２８】次に、第１領域１１をプラズマ中で再び異
方性エッチングする。次に、標準の技術で半導体本体１
の主表面３全体上にプラズマ酸化物９を堆積する。この
酸化物９は、領域間のｐｎ接合が表面に現れる凹部４の
壁部を表面安定化させる。この酸化物９には第２トラン
ジスタＴ２のエミッタ接続電極に対する接点孔２３を形
成する。次に、エミッタ接点孔２３を通してｎ+ 導電型
の第５（エミッタ）領域１５を設ける。次に、２つのト
ランジスタＴ１，Ｔ２のベース接続電極に対する接点孔
２１，２２を設け、これらベース接点孔２１，２２を通
してｐ+ 導電型の接点領域２４を設ける。次に、金属化
及びプラズマエッチングにより既知のようにして接続電
極Ｂ１，Ｂ２及びＥ２を接点孔２１，２２，２３内に設
ける。最後に、第１主表面２にも接続電極Ｃ１を設け
る。多数の半導体本体が半導体片上に互いに隣接して製
造されているこれら半導体本体をスクライビング及び切
断により最終的に互いに分断させ、半導体本体を容器中
に装着する。
方性エッチングする。次に、標準の技術で半導体本体１
の主表面３全体上にプラズマ酸化物９を堆積する。この
酸化物９は、領域間のｐｎ接合が表面に現れる凹部４の
壁部を表面安定化させる。この酸化物９には第２トラン
ジスタＴ２のエミッタ接続電極に対する接点孔２３を形
成する。次に、エミッタ接点孔２３を通してｎ+ 導電型
の第５（エミッタ）領域１５を設ける。次に、２つのト
ランジスタＴ１，Ｔ２のベース接続電極に対する接点孔
２１，２２を設け、これらベース接点孔２１，２２を通
してｐ+ 導電型の接点領域２４を設ける。次に、金属化
及びプラズマエッチングにより既知のようにして接続電
極Ｂ１，Ｂ２及びＥ２を接点孔２１，２２，２３内に設
ける。最後に、第１主表面２にも接続電極Ｃ１を設け
る。多数の半導体本体が半導体片上に互いに隣接して製
造されているこれら半導体本体をスクライビング及び切
断により最終的に互いに分断させ、半導体本体を容器中
に装着する。
【００２９】図３は、凹部４を第１トランジスタＴ１の
ベース領域を形成する第１領域１１まで到達せしめ、こ
のベース領域に対する接続電極Ｂ１を第１領域１１上に
設けた本発明の第２の実施例を示す。この場合、第１領
域１１は凹部４の底部を越えて延在する。
ベース領域を形成する第１領域１１まで到達せしめ、こ
のベース領域に対する接続電極Ｂ１を第１領域１１上に
設けた本発明の第２の実施例を示す。この場合、第１領
域１１は凹部４の底部を越えて延在する。
【００３０】図３の装置は以下のうよにして製造する。
多量にドーピングしたｎ+ 導電型の珪素片１０ａ上に、
１．５μm の厚さのｎ- 導電型のエピタキシアル層１０
ｂと、珪素に加えて約２０％のゲルマニウムを有する５
０ｎｍの厚さのｐ導電型の第１領域１１と、１００ｎｍ
の厚さのｎ+ 導電型の第２領域１２と、１μm の厚さの
ｎ- 導電型の第３領域１３と、珪素に加えて約２０％の
ゲルマニウムを有する１５０ｎｍの厚さのｐ導電型の第
５領域１４とをこの順序で成長させる。
多量にドーピングしたｎ+ 導電型の珪素片１０ａ上に、
１．５μm の厚さのｎ- 導電型のエピタキシアル層１０
ｂと、珪素に加えて約２０％のゲルマニウムを有する５
０ｎｍの厚さのｐ導電型の第１領域１１と、１００ｎｍ
の厚さのｎ+ 導電型の第２領域１２と、１μm の厚さの
ｎ- 導電型の第３領域１３と、珪素に加えて約２０％の
ゲルマニウムを有する１５０ｎｍの厚さのｐ導電型の第
５領域１４とをこの順序で成長させる。
【００３１】この第２の実施例では第１の実施例と相違
して、エピタキシアル層１０ｂを設けた後に他の領域１
６を設ける必要がない。このことは、この領域を設ける
為に半導体片１０を反応器から除去する必要がないとい
うことを意味する。次に、第１の実施例と同様にして凹
部４をエッチング形成することによりメサ構造体を形成
する。この場合も、第１領域１１がｎ- 導電型の領域１
３及びｎ+ 導電型の領域１２のエッチング中エッチング
ストッパとして作用する。次に、第１凹所４を囲み基板
１０まで下方に延びる第２の凹所８を設ける。この凹所
８は標準の等方性プラズマエッチング技術により設け
る。これにより第１領域１１が簡単に半導体本体１の他
の部分から分離される。次に、標準の技術により半導体
本体１の表面３全体に亘りプラズマ酸化物９を堆積す
る。次に、この酸化物９にエミッタ接点孔２３を設け、
その後、２００ｎｍの厚さの多結晶珪素層１５を主表面
３上に設け、この多結晶珪素層１５にイオン注入により
ドーピングし、これをｎ+ 導電型とする。次に、この多
結晶珪素層１５を標準の写真食刻技術によりパターン化
する。この場合、ｎ+ 導電型の多結晶珪素より成る第５
領域はそれ自体既知のいわゆるポリエミッタ(poly-emit
ter)として作用する。次に、２つのトランジスタＴ１，
Ｔ２のベース接続電極の為の接点孔２１，２２を酸化物
９に設ける。次に、ｐ+ 導電型の接点領域２４，２６を
ベース接点孔２１，２２を通して設ける。次に、既知の
ようにして金属化及びプラズマエッチングにより接点孔
２１，２２内及び多結晶珪素領域１５上に接続電極Ｂ
１，Ｂ２及びＥ３を設ける。最後に、第１主表面２にも
接続電極Ｃ１を設ける。半導体片１０上に互いに隣接し
て製造されている半導体本体を最終的にスクライビング
及び切断により互いに分離させ、半導体本体を容器内に
装着する。
して、エピタキシアル層１０ｂを設けた後に他の領域１
６を設ける必要がない。このことは、この領域を設ける
為に半導体片１０を反応器から除去する必要がないとい
うことを意味する。次に、第１の実施例と同様にして凹
部４をエッチング形成することによりメサ構造体を形成
する。この場合も、第１領域１１がｎ- 導電型の領域１
３及びｎ+ 導電型の領域１２のエッチング中エッチング
ストッパとして作用する。次に、第１凹所４を囲み基板
１０まで下方に延びる第２の凹所８を設ける。この凹所
８は標準の等方性プラズマエッチング技術により設け
る。これにより第１領域１１が簡単に半導体本体１の他
の部分から分離される。次に、標準の技術により半導体
本体１の表面３全体に亘りプラズマ酸化物９を堆積す
る。次に、この酸化物９にエミッタ接点孔２３を設け、
その後、２００ｎｍの厚さの多結晶珪素層１５を主表面
３上に設け、この多結晶珪素層１５にイオン注入により
ドーピングし、これをｎ+ 導電型とする。次に、この多
結晶珪素層１５を標準の写真食刻技術によりパターン化
する。この場合、ｎ+ 導電型の多結晶珪素より成る第５
領域はそれ自体既知のいわゆるポリエミッタ(poly-emit
ter)として作用する。次に、２つのトランジスタＴ１，
Ｔ２のベース接続電極の為の接点孔２１，２２を酸化物
９に設ける。次に、ｐ+ 導電型の接点領域２４，２６を
ベース接点孔２１，２２を通して設ける。次に、既知の
ようにして金属化及びプラズマエッチングにより接点孔
２１，２２内及び多結晶珪素領域１５上に接続電極Ｂ
１，Ｂ２及びＥ３を設ける。最後に、第１主表面２にも
接続電極Ｃ１を設ける。半導体片１０上に互いに隣接し
て製造されている半導体本体を最終的にスクライビング
及び切断により互いに分離させ、半導体本体を容器内に
装着する。
【００３２】本発明は上述した実施例に限定されるもの
ではない。例えば、半導体本体の半導体材料をゲルマニ
ウム又はＧａＡｓとすることもできる。又、上述した技
術とは異なる技術、例えば、イオン注入の代わりに拡散
を用いたり、プラズマエッチクの代わりに湿式化学エッ
チングを用いたりすることができる。又、数個のベース
及びエミッタ領域１４，１５を例えば指の形態で１つの
メサ構造体内に存在させることもできる。酸化物層９は
プラズマ酸化物の代わりに例えばＴＥＯＳを以て構成す
ることもできる。又、ドーピングによる導電型は上述し
た実施例の導電型とは逆にすることもでき、この場合第
１導電型がｐ導電型となる。ドーピング濃度も本発明を
損なわない範囲で変えることができる。
ではない。例えば、半導体本体の半導体材料をゲルマニ
ウム又はＧａＡｓとすることもできる。又、上述した技
術とは異なる技術、例えば、イオン注入の代わりに拡散
を用いたり、プラズマエッチクの代わりに湿式化学エッ
チングを用いたりすることができる。又、数個のベース
及びエミッタ領域１４，１５を例えば指の形態で１つの
メサ構造体内に存在させることもできる。酸化物層９は
プラズマ酸化物の代わりに例えばＴＥＯＳを以て構成す
ることもできる。又、ドーピングによる導電型は上述し
た実施例の導電型とは逆にすることもでき、この場合第
１導電型がｐ導電型となる。ドーピング濃度も本発明を
損なわない範囲で変えることができる。
【図１】カスコード構造にした２つのトランジスタを示
す線図である。
す線図である。
【図２】本発明の第１の実施例によるカスコード構造の
２つのトランジスタを有する半導体本体を示す断面図で
ある。
２つのトランジスタを有する半導体本体を示す断面図で
ある。
【図３】本発明の第２の実施例によるカスコード構造の
２つのトランジスタを有する半導体本体を示す断面図で
ある。
２つのトランジスタを有する半導体本体を示す断面図で
ある。
１ 半導体本体 ２，３ 主表面 ４，８ 凹部 ９ プラズマ酸化物 １０ 半導体基板（コレクタ） １１ 第１領域（ベース） １２ 第２領域（エミッタ） １３ 第３領域（コレクタ） １４ 第４領域（ベース） １５ 第５領域（エミッタ） ２１，２２，２３ 接点孔 ２４ 接点領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マース ウィルヘルムス コルネリス オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 フラフェステイン ヘンリカス ホデフリ ダス ラファエル オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 フェルスレイエン ディルク ヤン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (5)
- 【請求項１】 半導体本体を具える半導体装置であっ
て、この半導体本体には、この半導体本体の主表面に平
行なｐｎ接合を互いに形成するコレクタ、ベース及びエ
ミッタ領域を有するカスコード構造の第１及び第２バイ
ポーラトランジスタが設けられ、この半導体本体は、 −第１トランジスタのコレクタ領域を形成する第１導電
形の半導体基板であって、その第１主表面上に接続電極
が設けられているこの半導体基板と、 −基板に隣接し、第１導電型とは反対の第２導電型で、
第１トランジスタのベース領域を形成する第１半導体領
域と、 −この第１半導体領域に隣接し、第１トランジスタのエ
ミッタ領域及び第２トランジスタのコレクタ領域を形成
する第１導電型の第２半導体領域と、 −この第２半導体領域に隣接し、この第２半導体領域よ
りもわずかにドーピングされた第１導電型の第３半導体
領域と、 −この第３半導体領域及び半導体本体の第２主表面に隣
接し、第２トランジスタのベース領域を形成し、接続電
極が設けられている第２導電型の第４半導体領域と、 −この第４半導体領域及び半導体本体の第２主表面に隣
接し、第２トランジスタのエミッタ領域を形成し、接続
電極が設けられている第５半導体領域と を具えている半導体装置において、 半導体本体の第２主表面内に第２，第３及び第４領域を
貫通する凹部が設けられ、この凹部がこれら第２，第３
及び第４領域を横方向で画成し、第１トランジスタのベ
ース領域を形成する第１領域に対する接続電極が前記の
凹部内に設けられていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
第１，第２，第３及び第４領域がエピタキシアル成長に
より設けられていることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、前記の凹部が第１トランジスタのベース領域を形
成する第１領域まで下方に延在し、このベース領域に対
する接続電極が第１領域上に設けられていることを特徴
とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記の凹部を囲み、基板に至るまで下方に延在する他の
凹部が設けられていることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれか一項に記載の半
導体装置において、前記のトランジスタのベース領域の
少なくとも１つが珪素に加えてゲルマニウムを含んでい
ることを特徴とする半導体装置。
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|---|---|---|---|
| EP92204091 | 1992-12-28 | ||
| NL92204091:0 | 1992-12-28 |
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|---|---|
| JPH06232151A true JPH06232151A (ja) | 1994-08-19 |
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| EP1654768A1 (de) * | 2003-08-13 | 2006-05-10 | ATMEL Germany GmbH | Verfahren zur verbesserung elektrischer eigenschaften aktiver bipolarbauelemente |
| DE102004037186B4 (de) * | 2003-08-13 | 2010-04-15 | Atmel Automotive Gmbh | Bipolares Halbleiterbauelement mit Kaskodenstruktur und Verfahren zur Herstellung desselben |
| DE102004038699A1 (de) * | 2004-08-10 | 2006-02-23 | Atmel Germany Gmbh | Kaskode, Kaskodenschaltung und Verfahren zur vertikalen Integration von zwei Bipolartransistoren zu einer Kaskodenanordnung |
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| DE102004053393B4 (de) * | 2004-11-05 | 2007-01-11 | Atmel Germany Gmbh | Verfahren zur Herstellung einer vertikal integrierten Kaskodenstruktur und vertikal integrierte Kaskodenstruktur |
| DE102004062135B4 (de) | 2004-12-23 | 2010-09-23 | Atmel Automotive Gmbh | Verstärkerschaltung |
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| IT1246759B (it) * | 1990-12-31 | 1994-11-26 | Sgs Thomson Microelectronics | Struttura integrata di transistore bipolare di potenza e di transistore bipolare di bassa tensione nelle configurazioni ''emitter switching'' o ''semi-ponte'' e relativi processi di fabbricazione. |
| US5084750A (en) * | 1991-02-20 | 1992-01-28 | Raytheon Company | Push-pull heterojunction bipolar transistor |
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1993
- 1993-12-23 DE DE69315813T patent/DE69315813T2/de not_active Expired - Lifetime
- 1993-12-24 KR KR1019930029703A patent/KR100327746B1/ko not_active IP Right Cessation
- 1993-12-27 US US08/173,839 patent/US5399899A/en not_active Expired - Lifetime
- 1993-12-27 JP JP33212193A patent/JP3905929B2/ja not_active Expired - Fee Related
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