JPS62283660A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62283660A JPS62283660A JP61125773A JP12577386A JPS62283660A JP S62283660 A JPS62283660 A JP S62283660A JP 61125773 A JP61125773 A JP 61125773A JP 12577386 A JP12577386 A JP 12577386A JP S62283660 A JPS62283660 A JP S62283660A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- photodiode
- type
- bipolar
- type layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 abstract description 4
- 230000004913 activation Effects 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 2
- -1 boron ions Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 49
- 238000002955 isolation Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（技術分野）
本発明は光を用いた通信および信号処理のための半導体
装置の中で、受光およびその信号の処理のための素子製
造方法に関するものである。
装置の中で、受光およびその信号の処理のための素子製
造方法に関するものである。
（従来技術とその問題点）
第８図は従来のＰ ｉ Ｎホトダイオードの断面構造の
１例である。１は基板（Ｐ層）、６は真性半導体に近い
高抵抗層すなわち、ｉ層（ｐ一層）、８はｎ層（ｎ層層
）、９は耐圧向上のためのガードリング、１１は絶縁膜
、１２は金属配線層である。
１例である。１は基板（Ｐ層）、６は真性半導体に近い
高抵抗層すなわち、ｉ層（ｐ一層）、８はｎ層（ｎ層層
）、９は耐圧向上のためのガードリング、１１は絶縁膜
、１２は金属配線層である。
第７図は従来のバイポーラトランジスタ集積回路（以下
バイポーラＩＣ＋と称す）およびその工程の中で集積化
して形成されたＰＮホトダイオードの断面構造の１例で
ある。
バイポーラＩＣ＋と称す）およびその工程の中で集積化
して形成されたＰＮホトダイオードの断面構造の１例で
ある。
ｌは基板（Ｐ型）、２は埋込み層（ｎ層層）、３はコレ
クタ層（エピタキシャル成長によるｎ層）。
クタ層（エピタキシャル成長によるｎ層）。
４はアイソレーション拡散領域、５はホトダイオードｎ
側コンタクトのための拡散領域、７はペース領域（ｐ層
）、８はエミッタ領域（ｎ層層）、９はガードリング、
１０はホトダイオードｐ＋Ｐ！！、１１は絶縁膜、
１２は金属配線層である。
側コンタクトのための拡散領域、７はペース領域（ｐ層
）、８はエミッタ領域（ｎ層層）、９はガードリング、
１０はホトダイオードｐ＋Ｐ！！、１１は絶縁膜、
１２は金属配線層である。
以上の従来技術には次のような特徴と問題点がある。ホ
トダイオードの高周波応答におけろ遮断周波数（ｃｕｔ
ｏｆｆ ｆｒｃ’ｑｕｅｎｃｙ）ｆｃは１）ＣＲ時定数
で制限される場合には式（１）で ｆｃ（ＣＲ）＝２□ＣＩＬ。 ・・・・・・・・・・・
・・・・（１）ここにＣはダイオード容ｉ：（寄生容量
含む）Ｒｅは等価負荷抵抗（通常負荷抵抗） で与えられ、２）キャリア走行時間’ｔｒで制限される
場合には。
トダイオードの高周波応答におけろ遮断周波数（ｃｕｔ
ｏｆｆ ｆｒｃ’ｑｕｅｎｃｙ）ｆｃは１）ＣＲ時定数
で制限される場合には式（１）で ｆｃ（ＣＲ）＝２□ＣＩＬ。 ・・・・・・・・・・・
・・・・（１）ここにＣはダイオード容ｉ：（寄生容量
含む）Ｒｅは等価負荷抵抗（通常負荷抵抗） で与えられ、２）キャリア走行時間’ｔｒで制限される
場合には。
ｆｏ（ｔｒ）＝ユ旦−・・・・・・・・・・・・・・・
・・・ （２）Ｌｒ ここにｔｔｒは空乏層内をキャリアが走行するに要する
時間で与えられる。第８図の場合通常１層を３０μｍ程
度と厚（することによりＣを十分小さくでＰｆｃ（Ｃｒ
Ｌ）は数ＧＨｚと高くできる。そのため、ｆｃ（ｔｒ）
＝１ＧＨｚがｆｃを決定する。従って第８図の構造は高
周波特性の優れたホト・ダイオードを与える。
・・・ （２）Ｌｒ ここにｔｔｒは空乏層内をキャリアが走行するに要する
時間で与えられる。第８図の場合通常１層を３０μｍ程
度と厚（することによりＣを十分小さくでＰｆｃ（Ｃｒ
Ｌ）は数ＧＨｚと高くできる。そのため、ｆｃ（ｔｒ）
＝１ＧＨｚがｆｃを決定する。従って第８図の構造は高
周波特性の優れたホト・ダイオードを与える。
しかし、このホト・ダイオードを第２図に示すようなコ
レクタ層３をエピタキシャル法によって形成することを
特徴とするバイポーラＩＣと共存した構造で実現した場
合、ダイオード部と、バイポーラＩＣ部とに１０μｍ以
上の表面段差が発生することになり、リングラフィにお
ける解像度の低下、配線の断線等の問題が生じる。
レクタ層３をエピタキシャル法によって形成することを
特徴とするバイポーラＩＣと共存した構造で実現した場
合、ダイオード部と、バイポーラＩＣ部とに１０μｍ以
上の表面段差が発生することになり、リングラフィにお
ける解像度の低下、配線の断線等の問題が生じる。
一方、第７図の場合、ホトダイオード（第２図左半分）
Ｋ注目するとそのｎ層としてコレクタ層用のｎエピタキ
シャル成長層を用いるため、濃度に制約があり（通常約
５ Ｘ １０１５Ｃ！ｒ１−３．比抵抗で１層ｃｍ ）
、そのために接合容量が犬きく、ｆｃは式（１）で制約
され１通常数１０ ＭＨｚと低いことが欠点である。
Ｋ注目するとそのｎ層としてコレクタ層用のｎエピタキ
シャル成長層を用いるため、濃度に制約があり（通常約
５ Ｘ １０１５Ｃ！ｒ１−３．比抵抗で１層ｃｍ ）
、そのために接合容量が犬きく、ｆｃは式（１）で制約
され１通常数１０ ＭＨｚと低いことが欠点である。
（目的）
本発明は、このような問題点を解決し１通常のバイポー
ラＩＣと集積化した形で高周波特性の優れたホト・ダイ
オードを製造するためのものである。
ラＩＣと集積化した形で高周波特性の優れたホト・ダイ
オードを製造するためのものである。
本発明は９通常のバイポーラＩＣのエピタキシャル成長
層にイオン打込み技術により不純物導入を行なうことに
より、ＰｉＮホト・ダイオードのｉ層を形成することを
特徴とし、その目的は高周波特性の優れた（すなわちｆ
ｃの高い）ＰｉＮホト・ダイオードと通常のバイポーラ
ＩＣを同一チップに集積化して形成することにある。
層にイオン打込み技術により不純物導入を行なうことに
より、ＰｉＮホト・ダイオードのｉ層を形成することを
特徴とし、その目的は高周波特性の優れた（すなわちｆ
ｃの高い）ＰｉＮホト・ダイオードと通常のバイポーラ
ＩＣを同一チップに集積化して形成することにある。
（実施例）
本発明は基板上に埋込み層を拡散形成しエピタキシャル
成長によりｎ層を形成する。バイポーラＩＣ部分は、こ
の後９通常と同様の工程、構造で形成する。
成長によりｎ層を形成する。バイポーラＩＣ部分は、こ
の後９通常と同様の工程、構造で形成する。
一方、ホト・ダイオード部分は、高抵抗層６（ｉ層＝ｎ
一層）を形成するため、Ｐタイプドーパントをイオン打
込みにより導入する。このドーパントの活性化はホト・
ダイオードのｎ側導通のためのｎ＋領域５．またはアイ
ソレーション領域の形成と同時に行なう。
一層）を形成するため、Ｐタイプドーパントをイオン打
込みにより導入する。このドーパントの活性化はホト・
ダイオードのｎ側導通のためのｎ＋領域５．またはアイ
ソレーション領域の形成と同時に行なう。
次に、プロセスフローを第１図〜第６図により説明する
。Ｐ基板表面に０４一層（埋込み層）２を形成（同図（
１））後、ｎＥｐｉ層３（約１０ ｐ ｍ ）のエピタ
キシャル成長を行ない、ホードダイオードｎ一層形成の
ためのポロン（１３”）イオン打込みを行なう（同図（
２））。次に、ｎ＋埋込み層２との接続のための１層５
、アイソレーションのためのｐ＋層６の拡散を行なう。
。Ｐ基板表面に０４一層（埋込み層）２を形成（同図（
１））後、ｎＥｐｉ層３（約１０ ｐ ｍ ）のエピタ
キシャル成長を行ない、ホードダイオードｎ一層形成の
ためのポロン（１３”）イオン打込みを行なう（同図（
２））。次に、ｎ＋埋込み層２との接続のための１層５
、アイソレーションのためのｐ＋層６の拡散を行なう。
このとき、先の打込みドーパントボロンの拡散と活性化
が同時に進行する（同図（３））。この後、ペース層７
およびガード・リングＰＩＪ９のためのＰ層拡散（また
はイオン打込みとアニール）を行ない（同図（４））、
更に、ｎ＋エミッタ層８およびホト・ダイオ−ドル＋層
のイオン打込みアニールを行なう（同図（５））。最後
に金属配線層のデポジションおよびパタニングを行って
本集積回路の前工程が完了する。
が同時に進行する（同図（３））。この後、ペース層７
およびガード・リングＰＩＪ９のためのＰ層拡散（また
はイオン打込みとアニール）を行ない（同図（４））、
更に、ｎ＋エミッタ層８およびホト・ダイオ−ドル＋層
のイオン打込みアニールを行なう（同図（５））。最後
に金属配線層のデポジションおよびパタニングを行って
本集積回路の前工程が完了する。
以下、この構造の特性上の利点を説明する。ホト・ダイ
オード部分に高抵抗層を形成したことにより、空乏層幅
をエピタキシャル成長と同じ１０μｍ程度まで大きくで
きる。このことによりダイオード容量を低下でき、ｆｃ
を数１００ＭＨｚと高くできる。
オード部分に高抵抗層を形成したことにより、空乏層幅
をエピタキシャル成長と同じ１０μｍ程度まで大きくで
きる。このことによりダイオード容量を低下でき、ｆｃ
を数１００ＭＨｚと高くできる。
このホト・ダイオードはバイポーラＩＣと集積化されて
いるから、バイポーラＩＣが十分高速であれば、数１０
０ＭＨｚまでの光信号を受信し、その信号処理を行なう
ＩＣを１ケのチップで実現することができる。
いるから、バイポーラＩＣが十分高速であれば、数１０
０ＭＨｚまでの光信号を受信し、その信号処理を行なう
ＩＣを１ケのチップで実現することができる。
（効果）
本発明によれば１通常のバイポーラＩＣの工程と共存す
る形でＰｉＮホト・ダイオードとバイポーラＩＣを１チ
ップに集積化することが可能である。
る形でＰｉＮホト・ダイオードとバイポーラＩＣを１チ
ップに集積化することが可能である。
このＩＣは数１００ＭＨｚまでの高速の光信号を受信し
、必要な信号処理を行なうことができるが、単鉢受光素
子を用いて・・イブリッド方式で構成する場合と比較す
ると、ボンディングワイヤの低減により、信頼性同上９
ナ留り向上等のメリットが期待できる。
、必要な信号処理を行なうことができるが、単鉢受光素
子を用いて・・イブリッド方式で構成する場合と比較す
ると、ボンディングワイヤの低減により、信頼性同上９
ナ留り向上等のメリットが期待できる。
第１図〜第６図は本発明の実施例を示す断面図。
第７図は従来のＰｉＮホト・ダイオードの断面図。
第８図は従来技術によりバイポーラＩＣとホトダイオー
ドを集積化した素子の断面図である。 ■二基板、２：埋込み層、３：ｎエピタキシャル層＋
４ ’ｐ−Ｆアイソレーション領域。５：ｎ”ｉｉ領
領域６：高抵抗層（１層）、７二ペース領域（ｐ層）、
８：ｎ＋層（エミッタ領域）、９：ガードリング、１０
：ｐ＋領領域１１：絶縁膜、１２：金属配線層。 、・・″−−゛・ 代理人 弁理士 小 川 勝 男゛ 第１図 ３： ｎ工ごタキ九ルＳ←記層 第３図 ５；作法ｆ５［Ｊ ４：ｎ一層 ６：Ｐ＋吹Ｉｉ層（アイ・ルー潟ン排ａ層）第４図 （べ−２４１請） ９：Ｐ基ｄ収漫（プージパルグ） 第５図
ドを集積化した素子の断面図である。 ■二基板、２：埋込み層、３：ｎエピタキシャル層＋
４ ’ｐ−Ｆアイソレーション領域。５：ｎ”ｉｉ領
領域６：高抵抗層（１層）、７二ペース領域（ｐ層）、
８：ｎ＋層（エミッタ領域）、９：ガードリング、１０
：ｐ＋領領域１１：絶縁膜、１２：金属配線層。 、・・″−−゛・ 代理人 弁理士 小 川 勝 男゛ 第１図 ３： ｎ工ごタキ九ルＳ←記層 第３図 ５；作法ｆ５［Ｊ ４：ｎ一層 ６：Ｐ＋吹Ｉｉ層（アイ・ルー潟ン排ａ層）第４図 （べ−２４１請） ９：Ｐ基ｄ収漫（プージパルグ） 第５図
Claims (1)
- バイポーラトランジスタ集積回路とホト・ダイオード
を集積化した半導体素子において、コレクタ用エピタキ
シャル成長層にイオン打込み技術を用いて不純物導入を
行なうことにより高抵抗層を形成し、ホトダイオードを
ＰｉＮ構造として、バイポーラＩＣとＰｉＮホトダイオ
ードとを１チップに集積化したことを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125773A JPS62283660A (ja) | 1986-06-02 | 1986-06-02 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125773A JPS62283660A (ja) | 1986-06-02 | 1986-06-02 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62283660A true JPS62283660A (ja) | 1987-12-09 |
Family
ID=14918477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61125773A Pending JPS62283660A (ja) | 1986-06-02 | 1986-06-02 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242768A (ja) * | 1988-08-01 | 1990-02-13 | Sharp Corp | 回路内蔵受光素子 |
| JPH0529645A (ja) * | 1991-07-23 | 1993-02-05 | Sharp Corp | 回路内蔵受光素子 |
-
1986
- 1986-06-02 JP JP61125773A patent/JPS62283660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242768A (ja) * | 1988-08-01 | 1990-02-13 | Sharp Corp | 回路内蔵受光素子 |
| JPH0529645A (ja) * | 1991-07-23 | 1993-02-05 | Sharp Corp | 回路内蔵受光素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0501316B1 (en) | Optical semiconductor device | |
| US4433470A (en) | Method for manufacturing semiconductor device utilizing selective etching and diffusion | |
| JP2800827B2 (ja) | 光半導体装置およびその製造方法 | |
| US5194926A (en) | Semiconductor device having an inverse-T bipolar transistor | |
| US5677209A (en) | Method for fabricating a vertical bipolar transistor | |
| US7535074B2 (en) | Monolithically integrated vertical pin photodiode used in biCMOS technology | |
| JP3905929B2 (ja) | 半導体装置 | |
| JPH05235014A (ja) | 半導体装置 | |
| DK157468B (da) | Diode til monolitisk integreret kreds | |
| US5763931A (en) | Semiconductor device with SOI structure and fabrication method thereof | |
| WO2004047181A1 (en) | Radiation-emitting semiconductor device and method of manufacturing such a device | |
| JPS62283660A (ja) | 半導体素子の製造方法 | |
| EP0592084B1 (en) | Process for fabricating a retrograde nwell cathode Schottky transistor and fabrication process | |
| CA1279410C (en) | Submicron bipolar transistor with buried silicide region | |
| US20050179060A1 (en) | Semiconductor device for integrated injection logic cell and process for fabricating the same | |
| JP2620655B2 (ja) | 光半導体装置 | |
| KR100194991B1 (ko) | 광 반도체 장치 | |
| US5925923A (en) | Merged single polysilicon bipolar NPN transistor | |
| JPH0276260A (ja) | 集積半導体デバイスとその製法 | |
| KR950005462B1 (ko) | 싱글칩으로 구성된 4단자 혼성소자 및 그 제조방법 | |
| JPH02196463A (ja) | 回路内蔵受光素子 | |
| JPS61134036A (ja) | 半導体集積回路の製造方法 | |
| JP3553715B2 (ja) | 光半導体装置 | |
| JPH0918050A (ja) | 光半導体装置とその製造方法 | |
| JPH01205565A (ja) | 光半導体装置およびその製造方法 |