JPH0322440A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイボーラ・トランジスタの製造方法に関し、
特にバイボーラ・１・ランジスタのベースの製造方法に
関する。

〔従来の技術〕

従来のバイポーラ・ｌ・ランジスタの第１の例を第３図
に示す。

第３図は、単体ＮＰＮ｝ランジスタの例を示している。

ここで、１は高濃度のｎ型シリコン基板、２はｎ型シリ
コンエピタキシャル層、３は分離用酸化膜、４は絶縁膜
、５は高濃度のｐ型領域、６はｐ型ベース、７は熱酸化
膜、８はエミツタ拡散用のｎ型多結晶シリコン膜、９は
ｎ型エミッタ、ｌＯは絶縁膜、ｌｌａはエミツタ電極、
Ｉｌｂはベース電極、ｌｌｃはコレクタ電極である。

上述の従来のバイボーラ・トランジスタにおいては、ｐ
型ベース６の形成は、通例としてボロン（ＩＩＢ＋）の
イオン注入法が用いられてきた。

〔発明が解決しようとする課題〕

しかしながら、近年、高速，高周波化が進むにつれ、よ
り高速，高周波のバイボーラ・トランジスタが要求され
るようになった。

バイボーラ・トランジスタの高速，高周波化には、次の
２点が重要になる。即ち、第１に設計ルールの縮小化に
よる寄生容量の低減、第２により浅いベース，エミッタ
接合の形成にょるｆ７の向上である。

第１の点に関しては、ステッパーを始めとする露光技術
やセルフ・アライン構造により、顕著な進歩が見られて
きたが、第２の点については、充分な進歩があったとは
いえず、特に、前述のベース形成をＩＩＢ＋のイオン注
入による方法で行なうと、接合近傍でＩＩＢ＋のチャン
ネリングが生じるために、大略．０．３μｒｎ以下の浅
い接合を得るのは非常に困難である。その結果、ベース
中のキャリア走行時間を充分低減できないため、ｆＴの
大幅な向上は望めない。

一方、特にこの数年の成果として、浅いベース領域を、
例えばＳｉ−ＭＢＥや気相分解法によるｐ型シリコン・
エビタキシャル膜で形成することが、可能となってきた
。この方法をＮ　Ｐ　Ｎ　ｌ−ランジスタに適用した第
２の従来例を第４図に示す。

この方法によれば、イオン注入法と異なり、チャンネリ
ングがなく、０．　１μｍ以下の掻く浅いベースが形成
できることがら、バイボーラ・１・ランジスタの性能向
上、特にｆＴの向上に大きく寄与することができる。

第４図において、１２はｐ型多結晶シリコン膜、１３は
ｐ型ベースであり、両者はｐ型シリコン・エビタキシャ
ル膜の戊長の際、同時に形成される。

すなわち、或長膜の下地が単結晶シリコンであればｐ型
シリコン・エビタキシャル膜に、下地が非晶質であれば
ｐ型多結晶シリコン膜になる。

しかしながら、第４図のようなＮＰＮ｝ランジスタでは
、ベース抵抗（　ｒｂｂ・〉を低減できないという問題
点がある。即ち、従来のＮ　Ｐ　Ｎ　？−ランジスタで
は、第３図に示したように、ｒｂｂ・を滅じるために高
濃度のｐ型領域５を形成するのが一般的であるが、第４
図のようなシリコンエピタキシャル膜をベースに用いる
ＮＰＮ｝ランジスタでは、ｐ型ベースｌ３が非常に浅い
ため、高濃度のｐ型領域の形成に必要な高温の熱処理を
行なうと、ｐ型不純物のプロファイルが拡がり、浅いベ
ースの維持が不可能になる。

一方、ｒｂｂ・を減じるため、ｐ型多結晶シリコン膜ｌ
２およびｐ型ベース１３（すなわちシリコンエピタキシ
ャル膜）の比抵抗を下ようとすると、ｎ型エミッタ９か
らのキャリアの注入効率が落ち、充分な電流増幅率を得
ることが困難となる。

〔課題を解決するための手段〕

本発明は、所定部分が第ゑ導電型のシリコン半導体基板
上に、第１導電型のシリコンエピタキシャル層を形成す
る工程と、このシリコンエピタキシャル層の所定部分に
分離用酸化膜を形成する工程と、シリコンエピタキシャ
ル層および分離用酸化膜とからなる表面上に絶縁膜と第
２導電型の非単結晶シリコン層を積層し、絶縁膜および
非単結晶シリコン層上のベースとなるべき部分を開口し
た後、第２導電型のシリコン膜を堆積することにより、
非単結晶シリコン層上には第２導電型の非単結晶シリコ
ン膜を、ベースとなるべき開口部上には第２導電型のシ
リコンエピタキシャル膜によるベースを形成する工程を
有する。

〔実施例〕

本発明の第１の実施例の工程順概略縦断面図を第１図（
ａ）〜（ｅ）に示す。本実施例は、単体のＮＰＮ｝ラン
ジスタの例である。

まず、第１図（ａ＞に示すように、高濃度のｎ型シリコ
ン基板１上にｎ型シリコンエピタキシャル層２を戒長し
、分離用酸化膜３を形成した後、絶縁膜４および高濃度
のｐ型非単結晶シリコン層１４（ｐ型多結晶シリコン層
もしくはｐ型非晶質シリコン層）を成長させる。このと
き、ｐ型非単結晶シリコン層ｌ４は、戒長中にボロンを
ドーブしたものでもよいし、ノン・ドープの非単結晶シ
リコン層にボロン（”Ｂ”　）をイオン注入するかＢＣ
ｆｆ，等のガス拡散を行なって形成してもよ５一 ６　一 いウ 次に、第１図（ｂ）に示すように、ベースとなるべき領
域のみを選択的に開口し、ｐ型シリコンエピタキシャル
成長を行なう。この時、この成長により、ｐ型非単結晶
シリコン層ｌ４上にはｐ型非単結晶シリコン膜１４ａ（
ｐ型多結晶シリコン膜もしくはρ型非晶質シリコン膜）
が、ベースとなるべき開口部上にはシリコンエピタキシ
ャル膜からなるｐ型ベースｌ３が形成される。このｐ型
シリコンエピタキシャルの戒長方法は、Ｓｉ−ＭＢＥ法
もしくは、通常のＳｉＨ４　，Ｓｉ２　Ｈ６　，ＳｉＨ
２Ｃｆｆ２等の気相分解法である。

ｐ型非単結晶シリコン膜１４ａならびにｐ型ベース１３
の膜厚および不純物濃度は、成長方法により異なるが、
概ね、必要とするデバイス特性を基に決定すればよい。

例えば、ｐ型ベースｌ３に０．　１μｍ厚のエビタキシ
ャル膜を使用するとしても、スイッチング素子の場合に
はｆ７重視するためにベースの不純物濃度はたかだか１
（１１７〜１０１８ｃｍ−３とすればよいし、アナログ
素子の場合にはｒｂｂを重視するためベースの不純物濃
度はｌＱｌ８〜ｌＱＩ９ｃｍ〜３程度にするとよい。

同様のことは、ｐ型非単結晶シリコン膜１４ａの下の高
濃度のｐ型非単結晶シリコン層】４についても言え、必
要の応じて、厚さならびに濃度を変化させればよい。

ｐ型非単結晶シリコン膜１４ａならびにｐ型べ一スｌ３
を形成した後、第１図（Ｃ）に示すように、選択的にｐ
型非単結晶シリコン［１４ａならびにｐ型非単結晶シリ
コン層１４を、例えばｃｃｅ４のガスでエッチングし、
絶縁膜１０を戒長させる。本実施例では、絶縁膜４も同
時にエッチングした例を示したが、これはエッチングし
なくてもさしつがえない。

次に、第１図（ｄ）に示すように、エミ・ソタ形成予定
部分上の絶縁膜１０をエッチング除去し、エミッタ拡散
用のｎ型多結晶シリコン膜８を形威し、高温アニールに
よりｎ型エミッタ９を形成する。

最後に、第１図（ｅ）に示すように、絶縁膜１０ａを戒
長させ、エミッタ・コンタク１・およびベース・コンタ
クトの開口を行ない、エミ・ソタ電極１１ａ，ベース電
極ｉｌｌ）　．コレクト電極１１ｃを形威し、単体のＮ
ＰＮ｝ランジスタを完或する。

第２図（ａ）．（ｂ）は、本発明の第２の実施例である
半導体集積回路に用いるＮＰＮ｝ランジスタの工程順概
略縦断面図である。

まず、第２図（ａ＞に示すように、ｐ型シリコン基板１
ａの所定の部分に高濃度のｎ型埋込み層１５を形成した
後、ｎ型シリコンエピタキシャル層２を成長する。ｎ型
シリコンエピタキシャル層２の所定箇所を分離用酸化膜
３に変換した後、拡散マスク用の絶縁膜４ａを形成し、
選択的に高濃度のｎ型不純物の拡散を行ない高濃度のｎ
型コレクタ引き上げ部１６を形成する。

しかる後、拡散マスク用の絶縁膜４ａを全面除去してか
ら絶縁膜４および高濃度のｐ型非単結晶シリコン層１４
（ｐ型多結晶シリコン層もしくはｐ型非品質シリコン層
）を積層し、ベースとなるべき領域を開口した後、ｐ型
シリコンエピタキシャル成長を行ない、第２図（ｂ）に
示す構造となる。この時、この戒長により、ｐ型非単結
晶シリコン層ｌ４上にはｐ型非単結晶シリコン膜１４ａ
（ｐ型多結晶シリコン膜もしくはｐ型非品質シリコン膜
〉が、ベースとなるべき開口部上にはシリコンエピタキ
シャル膜がらなるｐ型ベース１３が形成される。

以後の製造工程は、コレクタ電極を裏面には形成せずに
表面に形成することを除いて、第１の実施例と同じであ
る。

なお、第１ならびに第２の実施例ではＮＰＮ｝ランジス
タの場合について述べたが、ＰＮＰ｝ランジスタにおい
ても、不純物の極性を逆転させるだけで容易に実現でき
ることは明らかである。

〔発明の効果〕

以上説明したように、本発明は、シリコンエピタキシャ
ル層でベースを形成する前に、予め、ベースとベース電
極とを結びつける部分に、低抵抗の非単結晶シリコン層
（ＮＰＮ｝ランジスタの場合はｐ型，ＰＮＰ｝ランジス
タの場合はｎ型〉を９ １０ 形成することにより、電流増幅率の低下を招くことなく
、大幅にベース抵抗を低減することができる。

シリコンエピタキシャル層をｐ型ベースに用いた本発明
の一実施例と第２の従来例（第４図〉との比較をし、数
値により改善の効果を示す。ｐ型多結晶シリコン膜１２
（従来例におけるｐ型ベースとベース電極とを結びつけ
る膜〉の層抵抗ρ８１＝３ｋΩ／口，ｐ型多結晶シリコ
ン膜ｌ２の幅Ｓ＝３μｍ，ｐ型ベース１３の幅（＝エミ
ッタ幅〉Ｗ＝１μｍ．ｐ型ベースｌ３の層抵抗ρｓ２＝
１０ｋΩ／口，ｐ型非単結晶シリコン層ｌ４の層抵抗ρ
．３＝　３　０　０Ω／口．ｐ型非単結晶シリコン膜１
４ａの層抵抗はｐ型多結晶シリコン膜ｌ２の層抵抗とほ
ぼ同じ，エミッタ長＝１０μｍ，ダブル・ベース構造，
とすると、従来のＮＰＮ｝ランジスタのベース抵抗はｒ
　ｂ，ｌ＝　５　３　０Ω、本実施例のＮＰＮ｝ランジ
スタのベース抵抗はｒｂｂ・２ξ１２５Ωとなり、ほぼ
８０％のベース抵抗の低減効果が得られた。

【図面の簡単な説明】

第１図（ａ）　〜（ｅ），第２図（ａ）．（ｂ）は本発
明の実施例の工程順概略縦断面図、第３図．第４図は従
来のバイボーラ・トランジスタの概略縦断面図である。 １・・・ｐ型シリコン基板、１ａ・・・ｎ型シリコン基
板、２・・・ｎ型シリコンエピタキシャル層、３・・・
分離用酸化膜、４．　４ａ．　１０．　１０ａ・・・絶
縁膜、５・・・高濃度のｐ型領域、６，ｌ３・・・ｐ型
ベース、７・・・熱酸化膜、８・・・ｎ型多結晶シリコ
ン膜、９・・・ｎ型エミッタ、ｌｌａ・・・エミッタ電
極、ｌｌｂ・・・ベース電極、ｌｌｃ・・・コレクタ電
極、ｌ２・・・ｐ型多結晶シリコン膜、ｌ４・・・ｐ型
非単結晶シリコン膜、１４ａ・・・ｐ型非単結晶シリコ
ン層、１５・・・ｎ型埋込み領域、ｌ６・・・ｎ型コレ
クト引き上げ部。

Claims (1)

1. 【特許請求の範囲】 半導体装置の製造方法 特許請求の範囲 所定部分が第１導電型のシリコン半導体基板上に、第１
   導電型のシリコンエピタキシャル層を形成する工程と、
   前記第１導電型のシリコンエピタキシャル層の所定部分
   に分離用酸化膜を形成する工程と、前記第１導電型のシ
   リコンエピタキシャル層および前記分離用酸化膜とから
   なる表面上に絶縁膜と第２導電型の非単結晶シリコン層
   を積層し、前記絶縁膜および前記第１の非単結晶シリコ
   ン層上のベースとなるべき部分を開口した後、第２導電
   型のシリコン膜を堆積することにより、前記非単結晶シ
   リコン層上には第２導電型の非単結晶シリコン膜を形成
   し、前記のベースとなるべき開口部上には第２導電型の
   シリコンエピタキシャル膜を形成する工程を有すること
   を特徴とする半導体装置の製造方法。