JPH055170B2 - - Google Patents
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- JPH055170B2 JPH055170B2 JP2032384A JP2032384A JPH055170B2 JP H055170 B2 JPH055170 B2 JP H055170B2 JP 2032384 A JP2032384 A JP 2032384A JP 2032384 A JP2032384 A JP 2032384A JP H055170 B2 JPH055170 B2 JP H055170B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
(a) 発明の技術分野
本発明は半導体装置、特にヘテロ接合バイポー
ラトランジスタの接合容量の減少、集積度の増大
などの改善が実現される半導体装置の製造方法に
関する。 (b) 技術の背景 マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きな影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
トランジスタから超大規模集積回路装置に至るシ
リコン（Si）半導体装置であつて、トランジスタ
素子の微細化を推進して特性の向上と集積度の増
大が達成されている。 更にシリコンの物性に基づく限界をこえる動作
速度の向上、消費電力の低減などを実現するため
に、キヤリアの移動度がシリコンより!?かに大き
い砒化ガリウム（GaAs）などの化合物半導体を
用いる半導体装置が開発されている。 化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタの開発が先行しているが、化
合物半導体装置の製造プロセスの進歩などに伴つ
てバイポーラトランジスタも開発が進められてい
る。化合物半導体バイポーラトランジスタでは、
化合物半導体のエピタキシヤル成長方法として分
子線エピタキシヤル成長方法（以下MBE法と略
称する）或いは有機金属熱分解気相成長方法（以
下MOCVD法と略称する）が開発されたことに
よつてその実現が可能となつた、ヘテロ接合バイ
ポーラトランジスタが特に期待されている。 (c) 従来技術と問題点 ヘテロ接合バイポーラトランジスタの一例を第
１図ａに示す。図において、１は半絶縁性GaAs
基板、２はn+型GaAs層、３はｎ型GaAsコレク
タ層、４はp+型GaAsベース層、５はｎ型砒化ア
ルミニウムガリウム（AlGaAs）エミツタ層、６
はｎ型GaAs層、７はn+型GaAs層、８はp+型領
域、９，１０及び１１は不活性化された高抵抗領
域、１２はコレクタ電極、１３はベース電極、１
４はエミツタ電極である。 ヘテロ接合バイポーラトランジスタでは、前記
例の如く、少なくともエミツタ領域をベース領域
より禁制帯幅が大きい半導体によつて構成し、こ
れによつてエミツタ・ベース間の電流注入効率を
増大させる新しい自由度を得ている。 第１図ａに示した従来例において、エミツタ・
ベース接合として機能するのはAlGaAsエミツタ
層５のｎ型領域とｐ型GaAs層４とのヘテロ接合
であるが、その面積はエミツタ電極１４より広
い。更にコレクタ・ベース接合は、GaAs層３の
ｎ型領域とｐ型GaAs層４との接合のみならず、
GaAs層３に達するp+型領域８によつても形成さ
れて、エミツタ・ベース接合に比較して、或いは
これにベース電極１３を加えた面積に比較しても
!?に広い。 これらの接合面積を縮少し、電極間隔を短縮す
るために第１図ｂに示す如きいわゆるセルフアラ
イン構造が既に知られている。本従来例において
は、エミツタ電極１４に不純物イオン注入後の加
熱処理に耐える材料を使用し、例えば二酸化シリ
コン（SiO2）等のマスク１５を用いて等方的に
エツチングを行なつて、エミツタ電極１４及び
n+型GaAs層７がマスク１５より縮少されたオー
バーハング形状とする。p+型領域８を形成する
例えばベリリウム（Be）等のイオン注入は前記
マスク１５をマスクとして行なう。その活性化の
加熱処理後、ベース電極用金属を蒸着する際にも
マスク１５がマスクとなつてベース電極１３が形
成される。 以上述べた方法によつて、エミツタ電極１４と
p+型領域８との間隔及びエミツタ電極１４とベ
ース電極１３との間隔を縮少することができ、エ
ミツタ・ベース接合面積及びコレクタ・ベース接
合面積の前記の過大が軽減される。しかしながら
コレクタ・ベース接合面積はなおエミツタ・ベー
ス接合面積とベース電極面積との合計より過大で
ある。更に何れの従来例においてもエミツタ直下
からコレクタ電極１２までの距離が長くコレクタ
直列抵抗が大きい。 (d) 発明の目的 本発明は以上説明した如き現状に対処して、ヘ
テロ接合バイポーラトランジスタのベース領域の
半導体基板側のpn接合面積を制限し、併せて引
出し電極の直列抵抗を減少する製造方法を提供す
ることを目的とする。 (e) 発明の構成 本発明の前記目的は、半導体基板上に第１の導
電型でコレクタ領域とする第１の半導体層と、該
第１の半導体層上に第２の導電型でベース領域と
する第２の半導体層と、該第２の半導体層上に第
１の導電型でエミツタ領域とする第３の半導体と
を、該第１および第３の半導体層の少なくとも一
層に該第２の半導体層より大きい禁制帯幅を与え
て成長し、該第３の半導体層とオーミツク接続す
るエミツタ電極層を形成した後に、該エミツタ電
極槽上にエミツタ電極パターンマスクを設け、該
エミツタ電極パターンマスクをマスクとして該エ
ミツタ電極層がサイドエツチングされるように該
エミツタ電極層をパターニングしてエミツタ電極
を形成し、次いで該エミツタ電極パターンマスク
をマスクとして第２導電型の不純物を該第２の半
導体層に達するように選択的に導入して、該ベー
ス領域と接続する第２導電型の不純物導入領域を
形成し、更に該エミツタ電極パターンマスクをマ
スクとして該第２導電型の不純物導入領域とオー
ミツク接続するベース電極を自己整合的に形成
し、次いで該エミツタ電極パターンマスクを除去
し、該エミツタ電極及びベース電極をマスクとし
て表面から第３の半導体層までの範囲で不活性不
純物を導入し、該エミツタ領域と該第２導電型の
不純物導入領域を分離する高低抗領域を形成する
工程を含む半導体装置の製造方法により達成され
る。 (f) 発明の実施例 以下本発明を実施例により図面を参照して具体
的に説明する。 第２図ａ乃至ｆは本発明の実施例を示す工程順
断面図である。 第２図ａ参照 半絶縁性GaAs基板２１上に分子線エピタキシ
ヤル成長方法或いは有機金属熱分解気相成長方法
によつて下記例の如き半導体層を順次成長する。
ただし下記表中、組成比Ｘが０はGaAs、0.3は
Al0.3Ga0.7Asを示し、各数値は１例を示す。
ラトランジスタの接合容量の減少、集積度の増大
などの改善が実現される半導体装置の製造方法に
関する。 (b) 技術の背景 マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きな影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
トランジスタから超大規模集積回路装置に至るシ
リコン（Si）半導体装置であつて、トランジスタ
素子の微細化を推進して特性の向上と集積度の増
大が達成されている。 更にシリコンの物性に基づく限界をこえる動作
速度の向上、消費電力の低減などを実現するため
に、キヤリアの移動度がシリコンより!?かに大き
い砒化ガリウム（GaAs）などの化合物半導体を
用いる半導体装置が開発されている。 化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタの開発が先行しているが、化
合物半導体装置の製造プロセスの進歩などに伴つ
てバイポーラトランジスタも開発が進められてい
る。化合物半導体バイポーラトランジスタでは、
化合物半導体のエピタキシヤル成長方法として分
子線エピタキシヤル成長方法（以下MBE法と略
称する）或いは有機金属熱分解気相成長方法（以
下MOCVD法と略称する）が開発されたことに
よつてその実現が可能となつた、ヘテロ接合バイ
ポーラトランジスタが特に期待されている。 (c) 従来技術と問題点 ヘテロ接合バイポーラトランジスタの一例を第
１図ａに示す。図において、１は半絶縁性GaAs
基板、２はn+型GaAs層、３はｎ型GaAsコレク
タ層、４はp+型GaAsベース層、５はｎ型砒化ア
ルミニウムガリウム（AlGaAs）エミツタ層、６
はｎ型GaAs層、７はn+型GaAs層、８はp+型領
域、９，１０及び１１は不活性化された高抵抗領
域、１２はコレクタ電極、１３はベース電極、１
４はエミツタ電極である。 ヘテロ接合バイポーラトランジスタでは、前記
例の如く、少なくともエミツタ領域をベース領域
より禁制帯幅が大きい半導体によつて構成し、こ
れによつてエミツタ・ベース間の電流注入効率を
増大させる新しい自由度を得ている。 第１図ａに示した従来例において、エミツタ・
ベース接合として機能するのはAlGaAsエミツタ
層５のｎ型領域とｐ型GaAs層４とのヘテロ接合
であるが、その面積はエミツタ電極１４より広
い。更にコレクタ・ベース接合は、GaAs層３の
ｎ型領域とｐ型GaAs層４との接合のみならず、
GaAs層３に達するp+型領域８によつても形成さ
れて、エミツタ・ベース接合に比較して、或いは
これにベース電極１３を加えた面積に比較しても
!?に広い。 これらの接合面積を縮少し、電極間隔を短縮す
るために第１図ｂに示す如きいわゆるセルフアラ
イン構造が既に知られている。本従来例において
は、エミツタ電極１４に不純物イオン注入後の加
熱処理に耐える材料を使用し、例えば二酸化シリ
コン（SiO2）等のマスク１５を用いて等方的に
エツチングを行なつて、エミツタ電極１４及び
n+型GaAs層７がマスク１５より縮少されたオー
バーハング形状とする。p+型領域８を形成する
例えばベリリウム（Be）等のイオン注入は前記
マスク１５をマスクとして行なう。その活性化の
加熱処理後、ベース電極用金属を蒸着する際にも
マスク１５がマスクとなつてベース電極１３が形
成される。 以上述べた方法によつて、エミツタ電極１４と
p+型領域８との間隔及びエミツタ電極１４とベ
ース電極１３との間隔を縮少することができ、エ
ミツタ・ベース接合面積及びコレクタ・ベース接
合面積の前記の過大が軽減される。しかしながら
コレクタ・ベース接合面積はなおエミツタ・ベー
ス接合面積とベース電極面積との合計より過大で
ある。更に何れの従来例においてもエミツタ直下
からコレクタ電極１２までの距離が長くコレクタ
直列抵抗が大きい。 (d) 発明の目的 本発明は以上説明した如き現状に対処して、ヘ
テロ接合バイポーラトランジスタのベース領域の
半導体基板側のpn接合面積を制限し、併せて引
出し電極の直列抵抗を減少する製造方法を提供す
ることを目的とする。 (e) 発明の構成 本発明の前記目的は、半導体基板上に第１の導
電型でコレクタ領域とする第１の半導体層と、該
第１の半導体層上に第２の導電型でベース領域と
する第２の半導体層と、該第２の半導体層上に第
１の導電型でエミツタ領域とする第３の半導体と
を、該第１および第３の半導体層の少なくとも一
層に該第２の半導体層より大きい禁制帯幅を与え
て成長し、該第３の半導体層とオーミツク接続す
るエミツタ電極層を形成した後に、該エミツタ電
極槽上にエミツタ電極パターンマスクを設け、該
エミツタ電極パターンマスクをマスクとして該エ
ミツタ電極層がサイドエツチングされるように該
エミツタ電極層をパターニングしてエミツタ電極
を形成し、次いで該エミツタ電極パターンマスク
をマスクとして第２導電型の不純物を該第２の半
導体層に達するように選択的に導入して、該ベー
ス領域と接続する第２導電型の不純物導入領域を
形成し、更に該エミツタ電極パターンマスクをマ
スクとして該第２導電型の不純物導入領域とオー
ミツク接続するベース電極を自己整合的に形成
し、次いで該エミツタ電極パターンマスクを除去
し、該エミツタ電極及びベース電極をマスクとし
て表面から第３の半導体層までの範囲で不活性不
純物を導入し、該エミツタ領域と該第２導電型の
不純物導入領域を分離する高低抗領域を形成する
工程を含む半導体装置の製造方法により達成され
る。 (f) 発明の実施例 以下本発明を実施例により図面を参照して具体
的に説明する。 第２図ａ乃至ｆは本発明の実施例を示す工程順
断面図である。 第２図ａ参照 半絶縁性GaAs基板２１上に分子線エピタキシ
ヤル成長方法或いは有機金属熱分解気相成長方法
によつて下記例の如き半導体層を順次成長する。
ただし下記表中、組成比Ｘが０はGaAs、0.3は
Al0.3Ga0.7Asを示し、各数値は１例を示す。
【表】
上記各層中、ｎ型GaAs層２３をコレクタ層、
p+型GaAs層２４をベース層、ｎ型Al0.3Ga0.7As
層２５をエミツタ層とする。 この半導体基板上に不純物イオン注入後の加熱
処理に耐える材料、例えばゲルマニウム／タング
ステンシリサイド（Ge／WSi）によつてエミツ
タ電極層２８を設け、更にSiO2などによつてエ
ミツタ電極パターンマスク２９を設ける。ただし
マスク２９は後に述べる如く、意図するエミツタ
電極パターンにベース電極までの間隔を加えた大
きさ程度とする。このマスク２９を用いてエミツ
タ電極層２８及びn+型GaAs層２７をエツチング
するが、プラズマ法などの等方性エツチング法に
よつてサイドエツチングを行ない、マスク２９が
庇状に張り出したオーバーハング形とする。 第２図ｂ参照 ベース電極のオーミツク接触のためのp+型領
域を形成する例えばBe等のアクセプタ不純物の
イオン注入を、マスク２９によつて選択的に行な
う。本実施例においては、例えばエネルギー３０
〔KeV〕、ドーズ量１×1015〔cm-2〕のBe+イオン
注入を行ない、次いで温度700〔℃〕、時間30分程
度の加熱処理によつて活性化している。３０はイ
オン注入領域を示す。 第２図ｃ参照 前記活性化によつてp+型領域３０Ａが形成さ
れた基体上にベース電極３１を設ける。ベース電
極層は充分なイオン阻止能力をもつ材料、例えば
金／亜鉛／金（Au／Zn／Au）を順次蒸着して形
成し、エミツタ側の間隔は前記マスク２９によつ
て自づから定まり、その他の部分は他のマスク３
２によつて画定する。この蒸着によつてマスク２
９上に金属層３１ａ、マスク３２上に金属層３１
ｂが被着するが、マスク３２及び金属層３１ｂの
みを除去する。 第２図ｄ参照 ベース電極３１及び金属層３１ａをマスクとし
て、前記p+型領域３０Ａより深く半導体基体を
不活性化するイオン注入を行なう。この目的のた
めのイオンとしては例えば水素（H+＝プロト
ン）、酸素（O+）、硼素（B+）などを用いること
ができる。本実施例においては例えばH+のエネ
ルギー40〔KeV〕、ドーズ量５×1014〔cm-2〕程度
の注入を行なつている。このイオン注入によつて
高抵抗領域３３が形成され、pn接合はベース電
極３１の直下以内に画定される。 第２図ｅ参照 素子分離領域３４をイオン注入によつて形成す
る。本実施例においてはH+のエネルギー120
〔KeV〕、ドーズ量３×1014〔cm-2〕程度の注入を
行なつている。又半導体基体にn+型GaAs層２２
を表出する深さの選択的エツチングを施してコレ
クタ電極３５を形成する。 第２図ｆ参照 前記マスク２９及び金属層３１ａを除去し、ｎ
型GaAs層２６についてｎ型エミツタ領域とp+型
ベースコンタクト領域とを分離する高抵抗領域３
６を形成する。本実施例においてはH+のエネル
ギー20〔KeV〕、ドーズ量３×1014〔cm-2〕程度の
注入を行なつている。このイオン注入に際しては
各電極が選択マスクの効果をもつために特にマス
クを設ける必要がない。 以上の実施例の如く製造されるヘテロ接合バイ
ポーラトランジスタにおいては、コレクタ・ベー
ス接合がエミツタ・ベース接合面積にベース面積
を加えた面積に縮少されて、従来例よりコレク
タ・ベース接合容量が減少し、その動作が高速化
される。 また第１図ａ及びｂに示す従来例においては、
コレクタ電極１２とp+型領域８との接触を避け
るためにエツチング面内で間隔を設ける必要があ
るのに対して、本発明によればコレクタ電極３５
はエツチング壁面に接触して形成することができ
てエミツタ直下からコレクタ電極までの距離が短
縮され、コレクタ直列抵抗が減少してトランジス
タの電力損失の低減などの効果が得られる。更に
基板所要面積が縮少されて集積度を増大すること
ができる。 以上説明した実施例においては、コレクタを基
板側とするnpnトランジスタを対象としている
が、エミツタが基板側に設けられる構造及びpnp
トランジスタに対しても同様に本発明を適用する
ことができる。また半導体材料としてGaAs／
AlGaAsを用いているが、他の半導体材料を用い
たトランジスタに対しても同等の効果を得ること
ができる。 (g) 発明の効果 以上説明した如く本発明によれば、ヘテロ接合
バイポーラトランジスタの基板側のpn接合面積
を上側のpn接合面積にベース電極面積を加えた
値程度に縮少し、かつ引出し電極を接近させるこ
とが可能となり、トランジスタの高速化、消費電
力の低減、集積度の増大などの効果が得られる。
p+型GaAs層２４をベース層、ｎ型Al0.3Ga0.7As
層２５をエミツタ層とする。 この半導体基板上に不純物イオン注入後の加熱
処理に耐える材料、例えばゲルマニウム／タング
ステンシリサイド（Ge／WSi）によつてエミツ
タ電極層２８を設け、更にSiO2などによつてエ
ミツタ電極パターンマスク２９を設ける。ただし
マスク２９は後に述べる如く、意図するエミツタ
電極パターンにベース電極までの間隔を加えた大
きさ程度とする。このマスク２９を用いてエミツ
タ電極層２８及びn+型GaAs層２７をエツチング
するが、プラズマ法などの等方性エツチング法に
よつてサイドエツチングを行ない、マスク２９が
庇状に張り出したオーバーハング形とする。 第２図ｂ参照 ベース電極のオーミツク接触のためのp+型領
域を形成する例えばBe等のアクセプタ不純物の
イオン注入を、マスク２９によつて選択的に行な
う。本実施例においては、例えばエネルギー３０
〔KeV〕、ドーズ量１×1015〔cm-2〕のBe+イオン
注入を行ない、次いで温度700〔℃〕、時間30分程
度の加熱処理によつて活性化している。３０はイ
オン注入領域を示す。 第２図ｃ参照 前記活性化によつてp+型領域３０Ａが形成さ
れた基体上にベース電極３１を設ける。ベース電
極層は充分なイオン阻止能力をもつ材料、例えば
金／亜鉛／金（Au／Zn／Au）を順次蒸着して形
成し、エミツタ側の間隔は前記マスク２９によつ
て自づから定まり、その他の部分は他のマスク３
２によつて画定する。この蒸着によつてマスク２
９上に金属層３１ａ、マスク３２上に金属層３１
ｂが被着するが、マスク３２及び金属層３１ｂの
みを除去する。 第２図ｄ参照 ベース電極３１及び金属層３１ａをマスクとし
て、前記p+型領域３０Ａより深く半導体基体を
不活性化するイオン注入を行なう。この目的のた
めのイオンとしては例えば水素（H+＝プロト
ン）、酸素（O+）、硼素（B+）などを用いること
ができる。本実施例においては例えばH+のエネ
ルギー40〔KeV〕、ドーズ量５×1014〔cm-2〕程度
の注入を行なつている。このイオン注入によつて
高抵抗領域３３が形成され、pn接合はベース電
極３１の直下以内に画定される。 第２図ｅ参照 素子分離領域３４をイオン注入によつて形成す
る。本実施例においてはH+のエネルギー120
〔KeV〕、ドーズ量３×1014〔cm-2〕程度の注入を
行なつている。又半導体基体にn+型GaAs層２２
を表出する深さの選択的エツチングを施してコレ
クタ電極３５を形成する。 第２図ｆ参照 前記マスク２９及び金属層３１ａを除去し、ｎ
型GaAs層２６についてｎ型エミツタ領域とp+型
ベースコンタクト領域とを分離する高抵抗領域３
６を形成する。本実施例においてはH+のエネル
ギー20〔KeV〕、ドーズ量３×1014〔cm-2〕程度の
注入を行なつている。このイオン注入に際しては
各電極が選択マスクの効果をもつために特にマス
クを設ける必要がない。 以上の実施例の如く製造されるヘテロ接合バイ
ポーラトランジスタにおいては、コレクタ・ベー
ス接合がエミツタ・ベース接合面積にベース面積
を加えた面積に縮少されて、従来例よりコレク
タ・ベース接合容量が減少し、その動作が高速化
される。 また第１図ａ及びｂに示す従来例においては、
コレクタ電極１２とp+型領域８との接触を避け
るためにエツチング面内で間隔を設ける必要があ
るのに対して、本発明によればコレクタ電極３５
はエツチング壁面に接触して形成することができ
てエミツタ直下からコレクタ電極までの距離が短
縮され、コレクタ直列抵抗が減少してトランジス
タの電力損失の低減などの効果が得られる。更に
基板所要面積が縮少されて集積度を増大すること
ができる。 以上説明した実施例においては、コレクタを基
板側とするnpnトランジスタを対象としている
が、エミツタが基板側に設けられる構造及びpnp
トランジスタに対しても同様に本発明を適用する
ことができる。また半導体材料としてGaAs／
AlGaAsを用いているが、他の半導体材料を用い
たトランジスタに対しても同等の効果を得ること
ができる。 (g) 発明の効果 以上説明した如く本発明によれば、ヘテロ接合
バイポーラトランジスタの基板側のpn接合面積
を上側のpn接合面積にベース電極面積を加えた
値程度に縮少し、かつ引出し電極を接近させるこ
とが可能となり、トランジスタの高速化、消費電
力の低減、集積度の増大などの効果が得られる。
第１図ａ及びｂはヘテロ接合バイポーラトラン
ジスタの従来例を示す断面図、第２図ａ乃至ｆは
本発明の実施例を示す工程順断面図である。 図において、２１は半絶縁性GaAs基板、２２
及び２７はn+型GaAs層、２３及び２６はｎ型
GaAs層、２４はp+型GaAs層、２５はｎ型
AlGaAs層、２８はエミツタ電極、２９はマス
ク、３０Ａはp+型領域、３１はベース電極、３
３，３４及び３６は不活性化された高抵抗領域、
３５はコレクタ電極を示す。
ジスタの従来例を示す断面図、第２図ａ乃至ｆは
本発明の実施例を示す工程順断面図である。 図において、２１は半絶縁性GaAs基板、２２
及び２７はn+型GaAs層、２３及び２６はｎ型
GaAs層、２４はp+型GaAs層、２５はｎ型
AlGaAs層、２８はエミツタ電極、２９はマス
ク、３０Ａはp+型領域、３１はベース電極、３
３，３４及び３６は不活性化された高抵抗領域、
３５はコレクタ電極を示す。
Claims (1)
- １ 半導体基板上に第１の導電型でコレクタ領域
とする第１の半導体層と、該第１の半導体層上に
第２の導電型でベース領域とする第２の半導体層
と、該第２の半導体層上に第１の導電型でエミツ
タ領域とする第３の半導体とを、該第１および第
３の半導体層の少なくとも一層に該第２の半導体
層より大きい禁制帯幅を与えて成長し、該第３の
半導体層とオーミツク接続するエミツタ電極層を
形成した後に、該エミツタ電極層上にエミツタ電
極パターンマスクを設け、該エミツタ電極パター
ンマスクをマスクとして該エミツタ電極層がサイ
ドエツチングされるように該エミツタ電極層をパ
ターニングしてエミツタ電極を形成し、次いで該
エミツタ電極パターンマスクをマスクとして第２
導電型の不純物を該第２の半導体層に達するよう
に選択的に導入して、該ベース領域と接続する第
２導電型の不純物導入領域を形成し、更に該エミ
ツタ電極パターンマスクをマスクとして該第２導
電型の不純物導入領域とオーミツク接続するベー
ス電極を自己整合的に形成し、次いで該エミツタ
電極パターンマスクを除去し、該エミツタ電極及
びベース電極をマスクとして表面から第３の半導
体層までの範囲で不活性不純物を導入し、該エミ
ツタ領域と該第２導電型の不純物導入領域を分離
する高抵抗領域を形成する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032384A JPS60164358A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032384A JPS60164358A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164358A JPS60164358A (ja) | 1985-08-27 |
| JPH055170B2 true JPH055170B2 (ja) | 1993-01-21 |
Family
ID=12023920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032384A Granted JPS60164358A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164358A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143464A (ja) * | 1985-12-18 | 1987-06-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS63133570A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | ホツトエレクトロン・トランジスタの製法 |
| JPH0618205B2 (ja) * | 1987-04-21 | 1994-03-09 | 三菱電機株式会社 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JP2015073001A (ja) | 2013-10-02 | 2015-04-16 | 三菱電機株式会社 | 半導体素子 |
-
1984
- 1984-02-06 JP JP2032384A patent/JPS60164358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60164358A (ja) | 1985-08-27 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |