JPS60164358A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置、特にペテロ接合バイポーラトラン
ジスタの接合容量の減少、集積度の増大などの改善が集
現される半導体装置の製造方法に関する。

（ｂ）　技術の背景 マイクロエレクトロニクスは現代Ｄｈ業進展の基盤とな
り、また社会生活に大きな影響を与えている。現在この
マイクロエレクトロニクスの主役はトランジスタから超
大規模集積回路装僧に至るシリコン（Ｓｔ）半導体装置
であって、トランジスタ素子の微細化を推進して特性の
向上と集積度の増大が達成されている。

史にシリコンの物性に基づく限界をこえる動作速度の向
上、消１４？電力の低減などを実現するために、キャリ
アの移動度がシリコンより遥かに大きい砒化ガリウム（
ＧａＡｓ）などの化合物半導体ケ用いる半導体装置が開
発されている。

化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタの開発が先行しているが、化合物半導体装僅の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められている。化合物半導体バイポーラトラン
ジスタでは、化合物半導体のエピタキシャル成長方法と
して分子線エピタキシャル成長方法（以下ＭＢＥ法と略
称する）或いは有機金属熱分解気相成長方法（以下ＭＯ
ＣＶＤ法と略称する）が開発されたことによってその実
現が可能となった、ヘテロ接合バイポーラトランジスタ
が特に期待されている。

（ｃ）　従来技術と問題点 ヘテロ接合バイポーラトランジスタの一例を第１図（ａ
）に示す。図において、１は半絶縁性ＧａＡｓ基板、２
はｎ＋＋ＧａＡｓ層、ａ　ｕ　ｎ型ＧａＡｓコレクタ層
、４はｐ＋＋ＧａＡ１１５はｎ型砒化アルミニウムガリ
ウム（ＡｌＧａＡｓ）エミ、り層、６１ｄｎ型ＧａＡｓ
層、７はｎ＋＋Ｇａ、Ａｓ　Ｎ、　８　ｕ　ｐ＋型領領
域９．１０及び１１は不活性化された高抵抗領域、１２
はコレクタ電極、１３ｔｊ：ベース電極、１４はエミッ
タ電極である。

ヘテロ接合バイポーラトランジスタでは、前記例の如く
、少なくさもエミッタ領域をベース領域より禁制帯幅が
大きい半導体によって構成し、これによってエミッタ・
ベース間の電流注入効率を増大させる新しい自由度を得
ている。

第１図（ａ）に示した従来例において、エミッタ・ベー
ス接合として機能するのはＡｌＧａＡｓエミツタ層５の
ｎ型領域とｐ型ＧａＡｓ　Ｉ※４とのへテロ接合である
が、その面積はエミッタ電極１４よす広い。

更にコレクタ・ベース接合は、ＧａＡｓＭ３のｎ型領域
とｐ型ＧａＡｓ層４との接合のみならず、ＧａＡｓ＠３
に達するｐ＋型領領域８よっても形成されて、エミッタ
・ベース接合に比較して、或いはこれにベース電極１３
′ｆ：加えた面積に比較しても遥に広い０ これらの接合面積を縮少し、電極間隔を知縮するために
第１図（ｂ）に示す如きいわゆるセルファライン構造が
既に知られている。本従来例においては、エミ、り電極
１４に不純物イオン注入後の加熱処理に＃１える旧料金
使用し、例えば二酸化シリコン（ＳｉＯ２）等のマスク
１５を用いて等方的にエツチングを行なって、エミッタ
電ｉ１４及びｎ＋＋ＧａＡｓ層７がマスク１５より縮少
さｈたオーツ（−ハング形状とする。ｐ＋型領領域８形
成する例えばベリリウム（Ｂｅ）　等のイオン注入は前
記マスク１５をマスクとして行なう５その活性化の加熱
処理後、ベース電極用金属を蒸着する際にもマスク１５
がマスクとなってベース電極１３が形成される０ 以上述べた方法によって、エミッタＭ’＋極１４とｐ＋
型領領域８の間隔及びエミ・ツタ雷１極１４とベース電
極１３との間隔を縮少するととができ、エミッタ・ベー
ス接合面積及びコレクタ・ベース接合面積の前記の過大
が軽減される。しかしながらコレクタ・ベース接合面積
はなおエミッタ・ベース接合面積とベース電極面積との
金側よυ過大である。四に何れの従来例においてもエミ
ッタ直下からコレクタ電極１２までの距離が長くコレク
タ直列抵抗が大きい。

（ｄ）　発明の目的 本発明は以上説明した如き現状に対処して、へテロ接合
バイポーラトランジスタのベース領域の半導体基板側の
ｐｎ接合面積を制限し、併せて引出し電極の直列抵抗を
減少する製造方法を捉供することを目的とする。

（ｅ）　発明の構成 本発明の前記目的は、半導体基板上に少なくとも、第１
の導電型の第１の半導体層と、該＠１の半導体層−Ｈに
第２の導電型でベース領域とする第２の半導体層と、該
第２の半導体層上に第１の導電型の第３の半導体層とを
、該第１及び第３の半導体層の少なくとも一層に該第２
の半導体層より大きい禁制帯幅を寿えて成長し、該第２
の半導体層を介して該第１の半導体層に達する第２の導
ｌｉＬ型の領域と、該第２の導電型の領域にオーミック
接触するベース電極とを設けて、該ベース電極をマスク
とするイオン注入方法によって、該第１の半導体層に該
第２の導電型の領域によって形成されるｐｎ接合を両足
する不活性化を行なう工程を含む半導体装置の製造方法
によ、！７達成される。

（ｆ）　発明の実施例 以下本発明を実施例により図面−を参照して具体的に説
明する。

坑２　ｒ＋’！ｌ　（ａ）乃至（ｆ）に本発明の実ノ４
１７　Ｉｌ！Ｉ！ｌを示す工程順断面図である。

第２図（ａ）参照 半絶縁性Ｇ　ａ、、Ａ　ｓＪＩ板２Ｌ上に分子線エピタ
キシャル成長方法或いは有機金ＰＡ熱分解気相成長方法
によって下記例の如き半導体層を順次成長する。

ただし下記表中、組成比Ｘが０ＵＧａＡａ、　０．３は
Ａｌｏ３Ｇａｏ７Ａｓを示し、各数値は１例を示す。

符号　組成比　不純物濃度　厚　さ くＸ）　ｆｆｉ　’う　ｎｍ ２７　０　ｎ−２Ｘ１０１８２００ ２６　０　ｎ−ｌＸｌ０１７２００ ２５　０．３　ｎ−ｌＸｌ０”　’　２００２４　０　
ｐ−Ｉ　Ｘ　１０１９’　５０２３　０　ｎ−ｌＸｌ０
１６３５０ ２２　０　ｎ　−２Ｘ　１０１８３００上記各層中、ｎ
型ＧａＡｓ層２３をコレクタ層、ｐ＋型ＧａＡｓ＠２４
をベース層、ｎ型ＡＡｏ３Ｇａｏ７Ａｓ層２５ｖｒエミ
ッタ層とする。

この半導体基体上に不純物イオン７１人後の加熱処理に
耐える材料、例えばゲルマニウム／タングステンシリサ
イド（Ｇｅ７’Ｗ８ｉ）によってエミッタ電極層２８を
設け、更にＳｉＯ２などによってエミッタ′＠極パター
ンマスク２９を設ける。ただしマスク２９は後に述べる
如く、意図するエミッタ？＋ｌ極パターンにベース電極
までの間隔を加えた大きさ程度とする。このマスク２９
を用いてエミッタｉ［４＠１４２８及びｎ＋型Ｇ　ａ　
Ａ　ｓ層２７　”ｉ・エツチングするが、プラズマ法な
どの等方性エツチング法によってサイドエツチングを行
ない、マスク２９が庇状に張シ出したオーバーハング形
とする。

第２図（ｂ）参照 ベース電極のオーミック接触のｋめのｐ１型領域を形成
する例えばＢｅ等のアクセプタ不純物のイオン注入を、
マスク２’Ｊ［よりて選択的産性なう。本実施例におい
ては、例えばエネルギー３０（ＫｅＶ）　、ドーズ量Ｉ
　Ｘ　１０１５（ｃｎＬ−２）のＢｅ”イオン注入を行
ない、次いで温度７００（℃）、時間３０分程度の加熱
処理によって活性化している。３０１′ｉイオン注入領
域を示す。

第２図（ｃ）参照 前記活性化によってｐ＋型領領域３０Ａ形成された基体
上にベース電極３１を設ける。ペース電極層は充分なイ
オン阻止能力をもつ材料、例えば金／亜鉛／金（Ａｕ／
Ｚｎ／Ａｕ　）を順次蒸着して形成し、エミッタ側の間
隔は前記マスク２９によって自づから定まり、その他の
部分は他のマスク３２によって画定する。この蒸着によ
ってマスク２９上に金属層３１ａ、マスク３２上罠金属
層３１ｂが被着するが、マスク３２及び金属層３１ｂの
み全除去する。

第２図（ｄ）参照 ベース電極３１及び金属層３１ａ　ｆマスクとして、前
記ｐ＋型領領域０Ａ°より深く半導体基体を不活性化す
るイオン注入を行なう。この目的のためのイオンとして
は例えば水素（Ｂ＋−プロトン）、酸素（０”）　、硼
素（Ｂ＋）などを用いることができる〇本実節例におい
ては例えばＨのエネルギー４０ＣＫｅＶ）Ｊドーズ量５
Ｘ１０１４（α−２〕程度の注入を行なっている。この
イオン注入によって高抵抗領域３３が形成され、ｐｎ接
合はベース電極３１の直下以内に画定される。

第２図（ｅ）参照 素子分離領域３４をイオン注入によって形成する。本実
施例においてはＢ＋のエネルギー１２０ＣＫｅＶ］。

ドーズ量３　Ｘ　１０１４（１０１４（程度の注入を行
なっている。また半導体基体にｎ＋型ＧａＡ　ａ層２２
を表出する深さの選択的エツチングを施してコレクタ電
極３５？形成する。

第２図（ｆ）参照 前記マスク２９及び金属層３１ａを除去し、ｎ型ＧａＡ
ｓ層２６についてｎ型エミッタ領域とｐ＋＋ベースコン
タクト領域とを分１１＋ｌｆする高抵抗領域３６を形成
する。本実施例においてはＢ＋のエネルギー　’２０　
（ＫｅＶ）　、ドーズ量３Ｘ１０”（Ｃｍ−２）程度の
注入を行なっている。このイオン注入に際しては各電極
が選択マスクの効果をもつために特にマスりを設ける必
要が々い。

以上の実施例の如く製造されるヘテロ接合バイポーラト
ランジスタにおいては、コレクタ・ベース接合がエミッ
タ・ベース接合面積にベース面積を加えた面積に縮少さ
れて、従来例よりコレクタ・ベース接合容量が減少し、
その動作が高速化される。

また第１図（ａ）及び（ｂ）に示す従来例においては、
コレクタ電極１２とｐ＋型領領域８の接触を避けるため
にエツチング面内で間隔を設ける必要があるのに対し７
て、本発明によればコレクタ電極３５はエツチング壁面
に接触して形成することができてエミッタ直下からコレ
クタ電極までの距離が短縮され、コレクタ直列抵抗が減
少してトランジスタの電力損失の低減などの効果が得ら
れる。更に基板所要面積が縮少されて集積度を増大する
ことがてきる。

以上説明した実施例においては、コレクタを基板側とす
るｎｐｎ　）ランジスタを対象としているが、エミッタ
が基板側に設けられる構造及びｐｎｐトランジスタに対
しても同様に本発明を適用することができる。また半導
体材料としてＧａＡｓ層に／ＧａＡｓを用いているが、
他の半導体材料を用いたトランジスタに対しても同等の
効果を得ることができる。

（ｇ）　発明の詳細 な説明した如く本発明によれば、ヘテロ接合バイポーラ
トランジスタの基板側のｐｎｎ接合面積管上側のｐｎ接
合面積にベース電極面積を加えた値程度に縮少し、かつ
引出し電極を接近させることが可能となり、トランジス
タの高速化、消費■１力の低減、集積度の増大などの効
果が得られる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）はへテロ接合バイポーラトラン
ジスタの従来例を示す断面図、第２図（ａ）乃至（ｆ）
は本発明の実施例を示す工程順断面図である。 図において、２１は半絶縁性ＧａＡｓ基板、２２及び２
７はｎ＋＋ＧａＡｓ層、２３及び２６はｎ型ＧａＡｓ層
、２４は１型ＧａＡｓ層、２５はｎ型ＡｄＧａＡｓ層、
２８はエミッタ電極、２９はマスク、３０Ａはｐ＋型領
領域３１はベース電極、３３　、３４及び３６は不活性
化された高抵抗領域、３５はコレクタ電極を示す。 代理人　弁理士　松　岡　宏四部 第　１　図 第２　聞 第２　図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に少々くとも、第１の導電型の第１の半導
   体層と、該第１の半導体層上に第２の導電型でベース領
   域とする第２の半導体層と、該第２の半導体層上に第１
   の導電型の第３の半導体層とを、該第１及び第３の半導
   体層の少なくとも一層に該第２の半導体層より大きい禁
   制帯幅を与えて成長し、該第２の半導体層を介して該第
   １の半導体層に達する第２の導電型の領域と、該第２の
   導電型の領域にオーミック接触するベース電極とを設け
   て、該ベース電極をマスクとするイオン注入方法によっ
   て、該第１の半導体層に該第２の導電型の領域によって
   形成さ、れるｐｎ接合を画定する不活性化を行なう工程
   を含むことを特徴とする半導体装置の製造方法。