JPS6242396B2 - - Google Patents
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- JPS6242396B2 JPS6242396B2 JP56075186A JP7518681A JPS6242396B2 JP S6242396 B2 JPS6242396 B2 JP S6242396B2 JP 56075186 A JP56075186 A JP 56075186A JP 7518681 A JP7518681 A JP 7518681A JP S6242396 B2 JPS6242396 B2 JP S6242396B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
Description
【発明の詳細な説明】
本発明はバイポーラ型半導体装置の製造方法に
関し、特にI2L素子を有するバイポーラ型の集積
回路の製造方法に係る。
関し、特にI2L素子を有するバイポーラ型の集積
回路の製造方法に係る。
I2L（Integrated Injection Logic）は逆構造形
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter，Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
のバーテイカルトランジスタ（例えばnpnトラン
ジスタ）と、このトランジスタのベースをコレク
タとする上記トランジスタとは相補形のラテラル
トランジスタ（pnpトランジスタ）との複合構造
をもつ論理素子である。かかるI2Lはラテラルト
ランジスタが前記逆構造のバーテイカルトランジ
スタのベースに電荷を注入するインジエクタとし
て作用し、逆構造のバーテイカルトランジスタが
インバータとして動作するものである。このた
め、I2Lは論理振幅が小さく、高速かつ低消費電
力の動作が可能な素子として近年注目されてい
る。また、I2Lはバーテイカルトランジスタとラ
テラルトランジスタの素子間分離が不要であるこ
とから、集積度が高く、大規模集積回路の応用に
適している。更に、I2Lはバイポーラプロセス技
術であることから、同一チツプ上に容易に他のバ
イポーラ回路、例えばリニア回路やECL
（Emitter，Coupled Logic）を共存させることが
でき、複合機能集積回路を実現できる。
ところで、上述したI2Lを高速動作をさせるた
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid−Statei Circuita，Vol，SC−
14，No.２，April 1979，327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
これをパターニングして多結晶シリコン膜を選択
エツチングしてコレクタ領域形成予定部上に多結
晶シリコンパターン８ａ，８ｂを形成する（第１
図ｂ図示）。ひきつづき、高温熱酸化処理を施し
て多結晶シリコンパターン８ａ，８ｂの周囲に厚
いシリコン熱酸化膜９及び露出するベース領域
６、インジエクタ７上に薄いシリコン熱酸化膜１
０を成長させると共に、砒素をドープした多結晶
シリコンパターン８ａ，８ｂから砒素をｐ型のベ
ース領域６に拡散してn+型のコレクタ領域１１
ａ，１１ｂを形成する。その後、前記薄いシリコ
ン熱酸化膜１０をエツチング除去して厚いシリコ
ン熱酸化膜９で絶縁された多結晶シリコンパター
ンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。なお、図中１５ａ〜１５ｃはベース
コンタクト部、１６はインジエクタコンタクト部
である。
めに多くの研究がなされており、スイツチングト
ランジスタのエミツタ及びベース領域に蓄積され
る少数キヤリアを前段のスイツチングトランジス
タがシンクする時間、つまり蓄積時間を小さくす
ることが重要であることが、例えばIEEE
Journal of Solid−Statei Circuita，Vol，SC−
14，No.２，April 1979，327〜336に記載されてい
る。少数キヤリアの蓄積を少なくするためには、
エピタキシヤル半導体層及びエミツタ層の濃度プ
ロフアイルを最適化するに加え、少数キヤリアの
蓄積される領域を必要最小限にすることが効果的
である。このような観点から従来、次に示す方法
によりI2Lを製造することが考えられている。す
なわち、ｐ型シリコン基板１に選択的にn+埋込
層２を形成し、同基板１上にｎ型エピタキシヤル
層３を成長された後、素子分離のための厚いフイ
ールド酸化膜４を選択酸化技術により形成する。
つづいて素子形成領域上にCVD法、写真蝕刻法
により選択的にSiO2膜５を覆つた後、このSiO2
膜５をマスクとしてボロンの熱拡散を施してｐ型
のベース領域６及びインジエクタ７を形成する
（第１図ａ図示）。次いで、全面にｎ型不純物であ
る砒素をドープした多結晶シリコン膜を堆積し、
これをパターニングして多結晶シリコン膜を選択
エツチングしてコレクタ領域形成予定部上に多結
晶シリコンパターン８ａ，８ｂを形成する（第１
図ｂ図示）。ひきつづき、高温熱酸化処理を施し
て多結晶シリコンパターン８ａ，８ｂの周囲に厚
いシリコン熱酸化膜９及び露出するベース領域
６、インジエクタ７上に薄いシリコン熱酸化膜１
０を成長させると共に、砒素をドープした多結晶
シリコンパターン８ａ，８ｂから砒素をｐ型のベ
ース領域６に拡散してn+型のコレクタ領域１１
ａ，１１ｂを形成する。その後、前記薄いシリコ
ン熱酸化膜１０をエツチング除去して厚いシリコ
ン熱酸化膜９で絶縁された多結晶シリコンパター
ンをコレクタ取出し電極１２ａ，１２ｂとした
後、全面にAl膜を堆積し、フイールド酸化膜４
及びSiO2膜５上でパターニングしてベース取出
しAl電極１３、インジエクタ取出しAl電極１４
を形成してI2Lを含む集積回路を製造する（第１
図ｃ図示）。なお、図中１５ａ〜１５ｃはベース
コンタクト部、１６はインジエクタコンタクト部
である。
上述したI2Lを含む集積回路の製造においては
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（ＳC／ＳB）比が大きくな
ることにより電流増幅率（ｈFE）の向上を達成で
き、更には集積度を向上できる。しかしながら、
かかる構造のI2Lにあつては、第１図ｃに示す如
くnpnトランジスタのベースコンタクト部１５ａ
〜１５ｃの直下のpn接合は、コレクタ領域１１
ａ，１１ｂ直下の真性npnトランジスタのベー
ス・エミツタのpn接合に対して寄生の働きをす
る。こうした寄生pn接合は、直流動作におい
て、npnトランジスタのコレクタとベースとの比
（ＳC／ＳB）を悪化させるため、npnトランジス
タの電流増幅率を小さくし、フアンナウト能力を
低下させる。しかもスイツチング動作においては
寄生ダイオードのｎ型のエピタキシヤル中に少数
キヤリアを蓄積させ、拡散容量の増大となるた
め、I2Lゲートの高速動作を悪化させる。
ベースコンタクトホールを砒素ドープ多結晶シリ
コンのコレクタ取出し電極１２ａ，１２ｂに対し
て自己整合的に開孔でき、ベース取出し電極１３
をベース領域６に対して広い面積で接触できる。
しかも、コレクタ領域１１ａ，１１ｂの面積に比
較してベース領域６の面積を小さくできる。した
がつて得られたI2Lは高速化できると共に、コレ
クタ、ベースの面積比（ＳC／ＳB）比が大きくな
ることにより電流増幅率（ｈFE）の向上を達成で
き、更には集積度を向上できる。しかしながら、
かかる構造のI2Lにあつては、第１図ｃに示す如
くnpnトランジスタのベースコンタクト部１５ａ
〜１５ｃの直下のpn接合は、コレクタ領域１１
ａ，１１ｂ直下の真性npnトランジスタのベー
ス・エミツタのpn接合に対して寄生の働きをす
る。こうした寄生pn接合は、直流動作におい
て、npnトランジスタのコレクタとベースとの比
（ＳC／ＳB）を悪化させるため、npnトランジス
タの電流増幅率を小さくし、フアンナウト能力を
低下させる。しかもスイツチング動作においては
寄生ダイオードのｎ型のエピタキシヤル中に少数
キヤリアを蓄積させ、拡散容量の増大となるた
め、I2Lゲートの高速動作を悪化させる。
上述した寄生接合を防止するために、第２図に
示す如くnpnトランジスタのベースコンタクト部
１５ａ〜１５ｃの直下部分にシリコン酸化体１７
ａ〜１７ｃを埋め込んだ構造のI2Lが知られてい
る。なお、１７ｄはインジエクタ７のコンタクト
部１６の直下部分に埋め込まれたシリコン酸化体
である。このような構造にすれば、寄生のpn接
合の形成を防止できるが、製造方法上において下
記に示す種々の欠点を有する。
示す如くnpnトランジスタのベースコンタクト部
１５ａ〜１５ｃの直下部分にシリコン酸化体１７
ａ〜１７ｃを埋め込んだ構造のI2Lが知られてい
る。なお、１７ｄはインジエクタ７のコンタクト
部１６の直下部分に埋め込まれたシリコン酸化体
である。このような構造にすれば、寄生のpn接
合の形成を防止できるが、製造方法上において下
記に示す種々の欠点を有する。
(イ) 上記シリコン酸化体１７ａ〜１７ｄはn+埋
込み層２の形成されるが、この後のｎ型エピタ
キシヤル層３の成長において、同シリコン酸化
体１７ａ〜１７ｄ上及びそれらの近傍の半導体
層が多結晶化し易くなり、該シリコン酸化体１
７ａ〜１７ｄの近傍に形成されるトランジスタ
の特性を悪化させる。
込み層２の形成されるが、この後のｎ型エピタ
キシヤル層３の成長において、同シリコン酸化
体１７ａ〜１７ｄ上及びそれらの近傍の半導体
層が多結晶化し易くなり、該シリコン酸化体１
７ａ〜１７ｄの近傍に形成されるトランジスタ
の特性を悪化させる。
(ロ) シリコン酸化体１７ａ〜１７ｃに対してnpn
トランジスタのベース領域６が接していること
が必要であるため、ｎ型エピタキシヤル層３の
厚さがnpnトランジスタのベース領域６の深さ
程度に限られる。
トランジスタのベース領域６が接していること
が必要であるため、ｎ型エピタキシヤル層３の
厚さがnpnトランジスタのベース領域６の深さ
程度に限られる。
(ハ) npnトランジスタのコレクタ領域１１ａ，１
１ｂの拡散源となる砒素ドープ多結晶シリコン
パターン８ａ，８ｂとシリコン酸化体１７ａ〜
１７ｃとの合わせは、マスク合わせにより行な
う必要があるため、シリコン酸化体１７ａ〜１
７ｃに対してコレクタ領域１１ａ，１１ｂを自
己整合的に位置合わせできず、その結果、集積
度の低下を招く。
１ｂの拡散源となる砒素ドープ多結晶シリコン
パターン８ａ，８ｂとシリコン酸化体１７ａ〜
１７ｃとの合わせは、マスク合わせにより行な
う必要があるため、シリコン酸化体１７ａ〜１
７ｃに対してコレクタ領域１１ａ，１１ｂを自
己整合的に位置合わせできず、その結果、集積
度の低下を招く。
したがつて、上記の如くシリコン酸化体を先に
埋め込んで、その上にエピタキシヤル層を形成し
I2Lゲートを造る方法は構造上及び性能上におい
て問題がある。
埋め込んで、その上にエピタキシヤル層を形成し
I2Lゲートを造る方法は構造上及び性能上におい
て問題がある。
一方、npnトランジスタの寄生pn接合の形成を
防止するためのシリコン酸化体に対して真性の
npnトランジスタを形成する方法として、真性ト
ランジスタ部となる領域に選択的にエピタキシヤ
ル成長させて形成することが考えられるが、選択
エピタキシヤル成長法は現時点での量産技術とし
ては必ずしも適していない。
防止するためのシリコン酸化体に対して真性の
npnトランジスタを形成する方法として、真性ト
ランジスタ部となる領域に選択的にエピタキシヤ
ル成長させて形成することが考えられるが、選択
エピタキシヤル成長法は現時点での量産技術とし
ては必ずしも適していない。
本発明は上記欠点を解消するためになされたも
ので、エピタキシヤル層の結晶性悪化やnpnトラ
ンジスタのベース領域の深さ等の制限を受けるこ
となく、簡便かつ量産的に寄生のpn接合の形成
を防止したI2L等のバイポーラ型半導体装置を製
造し得る方法を提供しようとするものである。
ので、エピタキシヤル層の結晶性悪化やnpnトラ
ンジスタのベース領域の深さ等の制限を受けるこ
となく、簡便かつ量産的に寄生のpn接合の形成
を防止したI2L等のバイポーラ型半導体装置を製
造し得る方法を提供しようとするものである。
すなわち、本発明は第１導電型の半導体層の表
層もしくは内部の一部に第２導電型の第１不純物
領域を形成した後、該第１不純物領域内もしくは
該領域上の半導体層の一部に第１導電型の第２不
純物領域を形成する工程と、少なくとも前記第２
不純物領域以外の半導体層部分を、該第２不純物
領域と同程度の深さまで選択エツチングして垂直
もしくは垂直に近い側面を有する突起状の半導体
領域を形成する工程と、前記半導体層のエツチン
グ部の面に絶縁膜を形成した後、該エツチング部
の底面の絶縁膜部分を選択的に除去して前記半導
体領域の側面に絶縁膜を残存させる工程と、この
残存絶縁膜をマスクとして露出するエツチング部
の底面を更に前記第１不純物領域の深さ範囲内で
エツチングして前記第１不純物領域及び第２不純
物領域を含み垂直もしくは垂直に近い側面を有す
る突起状の半導体領域を少なくとも１つ以上形成
する工程と、該突起状の半導体領域の側面に耐酸
化性絶縁膜を選択的に形成した後、熱酸化処理を
施して第２回目のエツチング部の底面に酸化膜を
形成する工程と、前記耐酸化性絶縁膜を除去した
後、前記突起状の半導体領域にその側面を介して
第２導電型の第１不純物領域と接続する電極を形
成する工程とを具備したことを特徴とするもので
ある。
層もしくは内部の一部に第２導電型の第１不純物
領域を形成した後、該第１不純物領域内もしくは
該領域上の半導体層の一部に第１導電型の第２不
純物領域を形成する工程と、少なくとも前記第２
不純物領域以外の半導体層部分を、該第２不純物
領域と同程度の深さまで選択エツチングして垂直
もしくは垂直に近い側面を有する突起状の半導体
領域を形成する工程と、前記半導体層のエツチン
グ部の面に絶縁膜を形成した後、該エツチング部
の底面の絶縁膜部分を選択的に除去して前記半導
体領域の側面に絶縁膜を残存させる工程と、この
残存絶縁膜をマスクとして露出するエツチング部
の底面を更に前記第１不純物領域の深さ範囲内で
エツチングして前記第１不純物領域及び第２不純
物領域を含み垂直もしくは垂直に近い側面を有す
る突起状の半導体領域を少なくとも１つ以上形成
する工程と、該突起状の半導体領域の側面に耐酸
化性絶縁膜を選択的に形成した後、熱酸化処理を
施して第２回目のエツチング部の底面に酸化膜を
形成する工程と、前記耐酸化性絶縁膜を除去した
後、前記突起状の半導体領域にその側面を介して
第２導電型の第１不純物領域と接続する電極を形
成する工程とを具備したことを特徴とするもので
ある。
本発明において第１導電型の半導体層に第２導
電型の第１不純物領域を形成する手段としては、
例えば第２導電型不純物を含むガラス層を半導体
層上の所望領域に設け、これを拡散源として熱拡
散する方法、或いは第２導電型不純物を選択的に
イオン注入する方法等を採用し得る。後者のイオ
ン注入法を採用すれば、半導体層内部の一部に第
１不純物領域を形成することも可能となる。
電型の第１不純物領域を形成する手段としては、
例えば第２導電型不純物を含むガラス層を半導体
層上の所望領域に設け、これを拡散源として熱拡
散する方法、或いは第２導電型不純物を選択的に
イオン注入する方法等を採用し得る。後者のイオ
ン注入法を採用すれば、半導体層内部の一部に第
１不純物領域を形成することも可能となる。
本発明において第１不純物領域内もしくは同領
域上の半導体層の一部に第１導電型の第２不純物
領域を形成する手段としては、例えば第２不純物
領域形成予定部以外をマスクした後、第１導電型
不純物をイオン注入もしくは熱拡散する方法、或
いは第２不純物領域形成予定部に直接第１導電型
不純物を含む導電体パターンを選択的に設けた
後、該導電体パターンを拡散源として熱拡散する
方法等を挙げることができる。後者の方法に用い
た導電体パターンは第１導電型の第２不純物領域
の取出し電極として利用することができる。かか
る導電体材料としては第１導電型不純物を含む多
結晶シリコン、もしくは同不純物を含むモリブデ
ンシリサイド、タングステンシリサイド、タンタ
ルシリサイドなどの金属硅化物等を挙げることが
できる。
域上の半導体層の一部に第１導電型の第２不純物
領域を形成する手段としては、例えば第２不純物
領域形成予定部以外をマスクした後、第１導電型
不純物をイオン注入もしくは熱拡散する方法、或
いは第２不純物領域形成予定部に直接第１導電型
不純物を含む導電体パターンを選択的に設けた
後、該導電体パターンを拡散源として熱拡散する
方法等を挙げることができる。後者の方法に用い
た導電体パターンは第１導電型の第２不純物領域
の取出し電極として利用することができる。かか
る導電体材料としては第１導電型不純物を含む多
結晶シリコン、もしくは同不純物を含むモリブデ
ンシリサイド、タングステンシリサイド、タンタ
ルシリサイドなどの金属硅化物等を挙げることが
できる。
本発明において、少なくとも第２不純物領域以
外の半導体層部分を選択エツチング（１回目のエ
ツチング）する手段としては、例えば少なくとも
第２不純物領域以外をレジストパターン等でマス
クとし、異方性エツチング法にてエツチングする
方法、或いは前述した導電体パターンもしくは同
パターン周囲の絶縁膜をマスクとしてエツチング
する方法等を採用し得る。特に後者の方法を採用
すれば、形成された突起状の半導体領域の第２不
純物領域を、エツチング部に対して自己整合でき
る利点を有する。
外の半導体層部分を選択エツチング（１回目のエ
ツチング）する手段としては、例えば少なくとも
第２不純物領域以外をレジストパターン等でマス
クとし、異方性エツチング法にてエツチングする
方法、或いは前述した導電体パターンもしくは同
パターン周囲の絶縁膜をマスクとしてエツチング
する方法等を採用し得る。特に後者の方法を採用
すれば、形成された突起状の半導体領域の第２不
純物領域を、エツチング部に対して自己整合でき
る利点を有する。
本発明において、１回目のエツチング後に形成
された突起状の半導体領域の側面に選択的に残置
させた絶縁膜は２回目のエツチング、選択熱処理
後に第２導電型の第１不純物領域の取出し電極を
エツチング部を含む半導体領域側面に形成した
時、該電極により第１不純物領域と第２不純物領
域とが短絡するのを阻止する役目をする。また、
この絶縁膜は２回目のエツチングに際してのマス
クとしとも作用する。かかる絶縁膜としては、例
えば熱酸化膜或いはCVD−SiO2膜等を挙げるこ
とができる。
された突起状の半導体領域の側面に選択的に残置
させた絶縁膜は２回目のエツチング、選択熱処理
後に第２導電型の第１不純物領域の取出し電極を
エツチング部を含む半導体領域側面に形成した
時、該電極により第１不純物領域と第２不純物領
域とが短絡するのを阻止する役目をする。また、
この絶縁膜は２回目のエツチングに際してのマス
クとしとも作用する。かかる絶縁膜としては、例
えば熱酸化膜或いはCVD−SiO2膜等を挙げるこ
とができる。
本発明において２回目のエツチング後に形成さ
れた突起状の半導体領域の側面に耐酸化性絶縁膜
を選択的に設けるのは、熱酸化時に耐酸化性マス
クとして利用し、２回目のエツチング部の底面に
選択的に酸化膜を成長させると共に電極と接する
第１不純物領域の側面部に酸化膜が形成されるの
を阻止するためである。かかる耐酸化性絶縁膜と
しては、例えばシリコン窒化膜、アルミナ膜等を
挙げることができる。
れた突起状の半導体領域の側面に耐酸化性絶縁膜
を選択的に設けるのは、熱酸化時に耐酸化性マス
クとして利用し、２回目のエツチング部の底面に
選択的に酸化膜を成長させると共に電極と接する
第１不純物領域の側面部に酸化膜が形成されるの
を阻止するためである。かかる耐酸化性絶縁膜と
しては、例えばシリコン窒化膜、アルミナ膜等を
挙げることができる。
本発明において耐酸化性絶縁膜の除去後に形成
される第１不純物領域の取出し電極の材料として
は、例えばAlもしくはAl−Cu、Al−Si、Al−Si
−CuなどのAl合金、又はMo，Ｗ，Ta，Ptなどの
金属、或いはこれら金属の硅化物等を挙げること
ができる。なお、耐酸化性絶縁膜の除去後、電極
形成前に突起状の半導体領域側面の絶縁膜以外の
露出部に第１不純物領域と同導電型の不純物を拡
散させてもよい。このように突起状の半導体領域
側面の露出部に第２導電型の不純物領域を形成す
ると、第１不純物領域の取出し電極を形成した
際、該電極によつて第１不純物領域と第２不純物
領域とが短絡したり、場合によつては第１不純物
領域と第１導電型の半導体層とが短絡したりする
のを確実に防止できる。
される第１不純物領域の取出し電極の材料として
は、例えばAlもしくはAl−Cu、Al−Si、Al−Si
−CuなどのAl合金、又はMo，Ｗ，Ta，Ptなどの
金属、或いはこれら金属の硅化物等を挙げること
ができる。なお、耐酸化性絶縁膜の除去後、電極
形成前に突起状の半導体領域側面の絶縁膜以外の
露出部に第１不純物領域と同導電型の不純物を拡
散させてもよい。このように突起状の半導体領域
側面の露出部に第２導電型の不純物領域を形成す
ると、第１不純物領域の取出し電極を形成した
際、該電極によつて第１不純物領域と第２不純物
領域とが短絡したり、場合によつては第１不純物
領域と第１導電型の半導体層とが短絡したりする
のを確実に防止できる。
次に、本発明をI2Lの製造に適用した例につい
て第３図ａ〜ｋを参照して説明する。
て第３図ａ〜ｋを参照して説明する。
実施例
〔〕 まず、ｐ型シリコン基板１０１にsbを選
択拡散してn+埋込層１０２を形成し、更にｎ
型のシリコンエピタキシヤル層１０３（第１導
電型の半導体層）を成長させた後、形成すべき
I2Lゲートの周囲にフイールド酸化膜１０４を
選択的に設けた。つづいて、イオン注入法等に
よつてシリコンエピタキシヤル層１０３内部の
一部に真性のnpnトランジスタのp-型ベース領
域１０５（第２導電型の第１不純物領域）を形
成した。この場合、p-型ベース領域１０５は
ｎ型のシリコンエピタキシヤル層１０３の表面
から拡散法によつて形成してもよい。ひきつづ
き、熱ボロンを選択拡散してシリコンエピタキ
シヤル層１０３にpnpトランジスタのp+型エミ
ツタ領域１０６（インジエクタ）、コレクタ領
域１０７を形成した後、熱酸化処理、選択エツ
チングを施して前記pnpトランジスタのベース
領域を覆うシリコン酸化膜１０８、及びp-型
ベース領域１０５の一部を覆うシリコン酸化膜
１０９を形成した。この場合、後者のジヤンパ
配線を絶縁するためのシリコン酸化膜１０９を
フイールド酸化膜１０４と同じ工程で厚く形成
してもよい。その後、ｎ型不純物である砒素を
含んだn+型多結晶シリコン膜１１０、CVD−
SiO2膜１１１及びシリコン窒化膜１１２を順
次堆積した（第３図ａ図示）。
択拡散してn+埋込層１０２を形成し、更にｎ
型のシリコンエピタキシヤル層１０３（第１導
電型の半導体層）を成長させた後、形成すべき
I2Lゲートの周囲にフイールド酸化膜１０４を
選択的に設けた。つづいて、イオン注入法等に
よつてシリコンエピタキシヤル層１０３内部の
一部に真性のnpnトランジスタのp-型ベース領
域１０５（第２導電型の第１不純物領域）を形
成した。この場合、p-型ベース領域１０５は
ｎ型のシリコンエピタキシヤル層１０３の表面
から拡散法によつて形成してもよい。ひきつづ
き、熱ボロンを選択拡散してシリコンエピタキ
シヤル層１０３にpnpトランジスタのp+型エミ
ツタ領域１０６（インジエクタ）、コレクタ領
域１０７を形成した後、熱酸化処理、選択エツ
チングを施して前記pnpトランジスタのベース
領域を覆うシリコン酸化膜１０８、及びp-型
ベース領域１０５の一部を覆うシリコン酸化膜
１０９を形成した。この場合、後者のジヤンパ
配線を絶縁するためのシリコン酸化膜１０９を
フイールド酸化膜１０４と同じ工程で厚く形成
してもよい。その後、ｎ型不純物である砒素を
含んだn+型多結晶シリコン膜１１０、CVD−
SiO2膜１１１及びシリコン窒化膜１１２を順
次堆積した（第３図ａ図示）。
〔〕 次いで、写真蝕刻法によりシリコン窒化
膜１１２上にレジストパターン（図示せず）を
形成し、これらレジストパターンをマスクとし
てシリコン窒化膜１１２をエツチングしてシリ
コン窒化膜パターン１１２ａ〜１１２ｃを形成
した後、これらパターン１１２ａ〜１１２ｃを
マスクとしてCVD−SiO2膜１１１をパターニ
ングしてCVD−SiO2膜パターン１１１ａ〜１
１１ｃを形成した。更に、前記シリコン窒化膜
パターン１１２ａ〜１１２ｃをマスクとして
n+型多結晶シリコン膜１１０をHF：HNO3：
CH3COOH＝１：３：８のエツチヤントもしく
は反応性イオンエツチングにてエツチングして
p-型ベース領域１０５上のｎ型シリコンエピ
タキシヤル層１０３に直接接触し、両端がフイ
ールド酸化膜１０４上に延出したn+型多結晶
シリコンパターン１１０ａ，１１０ｃ（導電体
パターン）、並びにシリコン酸化膜１０９を介
してシリコンエピタキシヤル層１０３上に配置
され、両端がフイールド酸化膜１０４上に延出
したn+型多結晶シリコンパターン１１０ｂ
（導電体パターン）を形成した（第３図ｂ図
示）。
膜１１２上にレジストパターン（図示せず）を
形成し、これらレジストパターンをマスクとし
てシリコン窒化膜１１２をエツチングしてシリ
コン窒化膜パターン１１２ａ〜１１２ｃを形成
した後、これらパターン１１２ａ〜１１２ｃを
マスクとしてCVD−SiO2膜１１１をパターニ
ングしてCVD−SiO2膜パターン１１１ａ〜１
１１ｃを形成した。更に、前記シリコン窒化膜
パターン１１２ａ〜１１２ｃをマスクとして
n+型多結晶シリコン膜１１０をHF：HNO3：
CH3COOH＝１：３：８のエツチヤントもしく
は反応性イオンエツチングにてエツチングして
p-型ベース領域１０５上のｎ型シリコンエピ
タキシヤル層１０３に直接接触し、両端がフイ
ールド酸化膜１０４上に延出したn+型多結晶
シリコンパターン１１０ａ，１１０ｃ（導電体
パターン）、並びにシリコン酸化膜１０９を介
してシリコンエピタキシヤル層１０３上に配置
され、両端がフイールド酸化膜１０４上に延出
したn+型多結晶シリコンパターン１１０ｂ
（導電体パターン）を形成した（第３図ｂ図
示）。
〔〕 次いで、700〜900℃の低温スチーム或い
はウエツト雰囲気中で熱処理した。この時、
n+型多結晶シリコンパターン１１０ａ〜１１
０ｃの酸化レートが低濃度のｎ型シリコンエピ
タキシヤル層１０３及びp+型エミツタ、コレ
クタ１０６，１０７のそれより４倍乃至10倍程
度大きいために、第３図ｃに示す如く同パター
ン１１０ａ〜１１０ｃの露出する周側面に厚い
熱酸化膜１１３が、ｎ型シリコンエピタキシヤ
ル層１０３表面には薄い熱酸化膜１１４が成長
された。この熱処理によつてｎ型シリコンエピ
タキシヤル層１０３と直接接触するn+型多結
晶シリコンパターン１１０ａ，１１０ｃから砒
素が同エピタキシヤル層１０３に拡散してnpn
トランジスタのn+型コレクタ領域１１５ａ，
１１５ｂが形成された。こうしたコレクタ領域
１１５ａ，１１５ｂの形成によりn+型多結晶
シリコンパターン１１０ａ，１１０ｃはコレク
タ取出し電極として機能し、シリコン酸化膜１
０９上のn+型多結晶シリコンパターン１１０
ｂはジヤンパ配線として機能する。
はウエツト雰囲気中で熱処理した。この時、
n+型多結晶シリコンパターン１１０ａ〜１１
０ｃの酸化レートが低濃度のｎ型シリコンエピ
タキシヤル層１０３及びp+型エミツタ、コレ
クタ１０６，１０７のそれより４倍乃至10倍程
度大きいために、第３図ｃに示す如く同パター
ン１１０ａ〜１１０ｃの露出する周側面に厚い
熱酸化膜１１３が、ｎ型シリコンエピタキシヤ
ル層１０３表面には薄い熱酸化膜１１４が成長
された。この熱処理によつてｎ型シリコンエピ
タキシヤル層１０３と直接接触するn+型多結
晶シリコンパターン１１０ａ，１１０ｃから砒
素が同エピタキシヤル層１０３に拡散してnpn
トランジスタのn+型コレクタ領域１１５ａ，
１１５ｂが形成された。こうしたコレクタ領域
１１５ａ，１１５ｂの形成によりn+型多結晶
シリコンパターン１１０ａ，１１０ｃはコレク
タ取出し電極として機能し、シリコン酸化膜１
０９上のn+型多結晶シリコンパターン１１０
ｂはジヤンパ配線として機能する。
〔〕 次いで、例えば弗化アンモニウム等で処
理して薄い酸化膜１１４を除去し、n+型多結
晶シリコンパターン１１０ａ〜１１０ｃの周囲
に熱酸化膜１１３を残存させた。なお、こうし
た多結晶シリコンパターン１１０ａ〜１１０ｃ
の周囲に熱酸化膜等の絶縁膜を残す方法は、上
記方法以外に次のような方法がある。即ち、前
述した第３図ｂの状態でCVD−SiO2膜等の絶
縁膜を堆積し、つづいて反応性イオンエツチン
グ等の異方性エツチングを行なえば、そのエツ
チングの特異性によりシリコン窒化膜パターン
１１２ａ〜１１２ｃ、CVD−SiO2膜パターソ
１１１ａ〜１１１ｃ及びn+型多結晶シリコン
パターン１１０ａ〜１１０ｃの垂直もしくは垂
直に近い周囲の側面だけ前述の堆積された
CVD−SiO2膜等の絶縁膜を残すことが可能と
なる。つづいて、薄い熱酸化膜１１４の除去に
より露出されたｎ型シリコンエピタキシヤル層
１０３部分等をフイールド酸化膜１０４、シリ
コン酸化膜１０８及びn+型多結晶シリコンパ
ターン１１０ａ〜１１０ｃ周囲の残存熱酸化膜
１１３をマスクとして反応性イオンエツチング
により１回目のエツチングを施した。この時、
第３図ｄに示す如く垂直な側面を有しかつn+
型コレクタ領域１１５ａ，１１５ｂを夫々包含
し下部がp-型ベース領域１０５となる突起状
の半導体領域１１６ａ，１１６ｂ、並びにｎ型
シリコンエピタキシヤル層１０３を包含し下部
がp-型ベース領域１０５となる突起部１１７
が形成された。なお、この１回目のエツチング
の深さは、形成される突起状の半導体領域１１
６ａ，１１６ｂの構造上、次のように規定され
る。即ち、半導体領域１１６ａ，１１６ｂの側
面には、n+型コレクタ領域１１５ａ，１１５
ｂと後に形成されるベースコンタクトのｐ型領
域とを離間させる絶縁膜が設けられること、並
びに後述の工程で側面にp-型ベース領域１０
５のコンタクト領域を開口させることから、前
述のエツチング深さはp-型ベース領域１０５
を貫通せず、n+型コレクタ領域１１５ａ，１
１５ｂと同程度の深さにすることが必要であ
る。かかる１回目のエツチング深さを必要以上
に深くし過ぎると、npnトランジスタ（突起状
の半導体領域）の真性領域とベースコンタクト
用の開口部との接続性が悪化し、ベース抵抗の
増大を招く。
理して薄い酸化膜１１４を除去し、n+型多結
晶シリコンパターン１１０ａ〜１１０ｃの周囲
に熱酸化膜１１３を残存させた。なお、こうし
た多結晶シリコンパターン１１０ａ〜１１０ｃ
の周囲に熱酸化膜等の絶縁膜を残す方法は、上
記方法以外に次のような方法がある。即ち、前
述した第３図ｂの状態でCVD−SiO2膜等の絶
縁膜を堆積し、つづいて反応性イオンエツチン
グ等の異方性エツチングを行なえば、そのエツ
チングの特異性によりシリコン窒化膜パターン
１１２ａ〜１１２ｃ、CVD−SiO2膜パターソ
１１１ａ〜１１１ｃ及びn+型多結晶シリコン
パターン１１０ａ〜１１０ｃの垂直もしくは垂
直に近い周囲の側面だけ前述の堆積された
CVD−SiO2膜等の絶縁膜を残すことが可能と
なる。つづいて、薄い熱酸化膜１１４の除去に
より露出されたｎ型シリコンエピタキシヤル層
１０３部分等をフイールド酸化膜１０４、シリ
コン酸化膜１０８及びn+型多結晶シリコンパ
ターン１１０ａ〜１１０ｃ周囲の残存熱酸化膜
１１３をマスクとして反応性イオンエツチング
により１回目のエツチングを施した。この時、
第３図ｄに示す如く垂直な側面を有しかつn+
型コレクタ領域１１５ａ，１１５ｂを夫々包含
し下部がp-型ベース領域１０５となる突起状
の半導体領域１１６ａ，１１６ｂ、並びにｎ型
シリコンエピタキシヤル層１０３を包含し下部
がp-型ベース領域１０５となる突起部１１７
が形成された。なお、この１回目のエツチング
の深さは、形成される突起状の半導体領域１１
６ａ，１１６ｂの構造上、次のように規定され
る。即ち、半導体領域１１６ａ，１１６ｂの側
面には、n+型コレクタ領域１１５ａ，１１５
ｂと後に形成されるベースコンタクトのｐ型領
域とを離間させる絶縁膜が設けられること、並
びに後述の工程で側面にp-型ベース領域１０
５のコンタクト領域を開口させることから、前
述のエツチング深さはp-型ベース領域１０５
を貫通せず、n+型コレクタ領域１１５ａ，１
１５ｂと同程度の深さにすることが必要であ
る。かかる１回目のエツチング深さを必要以上
に深くし過ぎると、npnトランジスタ（突起状
の半導体領域）の真性領域とベースコンタクト
用の開口部との接続性が悪化し、ベース抵抗の
増大を招く。
〔〕 次いで、第３図ｅに示す如くエツチング
部１１８を含む全面に薄いCVD−SiO2膜１１
９を堆積する。つづいて、反応性イオンエツチ
ング法によりCVD−SiO2膜１１９の膜厚程度
エツチングを施す。この時、反応性イオンエツ
チングが基板１０１に対して垂直方向にのみエ
ツチングが進行するため、突起状の半導体領域
１１６ａ，１１６ｂ、突起部１１７の側面に
CVD−SiO2膜１１９′が残存すると共に、エツ
チング部１１８の底部が露出した（第３図ｆ図
示）。
部１１８を含む全面に薄いCVD−SiO2膜１１
９を堆積する。つづいて、反応性イオンエツチ
ング法によりCVD−SiO2膜１１９の膜厚程度
エツチングを施す。この時、反応性イオンエツ
チングが基板１０１に対して垂直方向にのみエ
ツチングが進行するため、突起状の半導体領域
１１６ａ，１１６ｂ、突起部１１７の側面に
CVD−SiO2膜１１９′が残存すると共に、エツ
チング部１１８の底部が露出した（第３図ｆ図
示）。
〔〕 次いで、露出したシリコン表面をフイー
ルド酸化膜１０４、シリコン酸化膜１０８及び
突起状の半導体領域１１６ａ，１１６ｂ、突起
部１１７側面の残存CVD−SiO2膜１１９′…を
マスクとして、反応性イオンエツチング法によ
り２回目のエツチングを施した。この時、第３
図ｇに示す如く垂直な側面を有する突起状の縦
形npnトランジスタ１２０ａ，１２０ｂ並びに
突起部１２１が形成された。こうした２回目の
エツチングの深さはｐ型ベース領域１０５を貫
通させる深さにする必要があり、これによつて
不要な寄生のpn接合を排除できI2Lの動作改善
に貢献する。
ルド酸化膜１０４、シリコン酸化膜１０８及び
突起状の半導体領域１１６ａ，１１６ｂ、突起
部１１７側面の残存CVD−SiO2膜１１９′…を
マスクとして、反応性イオンエツチング法によ
り２回目のエツチングを施した。この時、第３
図ｇに示す如く垂直な側面を有する突起状の縦
形npnトランジスタ１２０ａ，１２０ｂ並びに
突起部１２１が形成された。こうした２回目の
エツチングの深さはｐ型ベース領域１０５を貫
通させる深さにする必要があり、これによつて
不要な寄生のpn接合を排除できI2Lの動作改善
に貢献する。
〔〕 次いで、２回目のエツチング部１２２を
含む全面にシリコン窒化膜を堆積させた後、反
応性イオンエツチング法によりエツチングして
突起状の縦形npnトランジスタ１２０ａ，１２
０ｂ及び突起部１２１の側面にシリコン窒化膜
１２３を残存させると共にエツチング部１２２
の一部底面を露出させた（第３図ｈ図示）。つ
づいて、前記シリコン窒化膜パターン１１２ａ
〜１１２ｃ及び残存シリコン窒化膜１２３…を
耐酸化性マスクとして利用し、スチームもしく
はウエツトの高温雰囲気中で熱酸化処理を施し
てnpnトランジスタ１１６ａ，１１６ｂ間等の
エツチング部１２２の底部に厚いシリコン酸化
体１２４…を成長させた（第３図ｉ図示）。ひ
きつづき、残存シリコン窒化膜１２３及びシリ
コン窒化膜パターン１１２ａ〜１１２ｃを熱リ
ン酸等で除去した（同第３図ｉ図示）。このシ
リコン酸化体１２４…の成長においては、形成
されたｎ型シリコンエピタキシヤル層１０３中
の各不純物領域の不純物プロフアイルを変えな
いようにするために、高圧酸化などの方法で比
較的低温にて短時間行なうことが好ましい。
含む全面にシリコン窒化膜を堆積させた後、反
応性イオンエツチング法によりエツチングして
突起状の縦形npnトランジスタ１２０ａ，１２
０ｂ及び突起部１２１の側面にシリコン窒化膜
１２３を残存させると共にエツチング部１２２
の一部底面を露出させた（第３図ｈ図示）。つ
づいて、前記シリコン窒化膜パターン１１２ａ
〜１１２ｃ及び残存シリコン窒化膜１２３…を
耐酸化性マスクとして利用し、スチームもしく
はウエツトの高温雰囲気中で熱酸化処理を施し
てnpnトランジスタ１１６ａ，１１６ｂ間等の
エツチング部１２２の底部に厚いシリコン酸化
体１２４…を成長させた（第３図ｉ図示）。ひ
きつづき、残存シリコン窒化膜１２３及びシリ
コン窒化膜パターン１１２ａ〜１１２ｃを熱リ
ン酸等で除去した（同第３図ｉ図示）。このシ
リコン酸化体１２４…の成長においては、形成
されたｎ型シリコンエピタキシヤル層１０３中
の各不純物領域の不純物プロフアイルを変えな
いようにするために、高圧酸化などの方法で比
較的低温にて短時間行なうことが好ましい。
〔〕 次いで、ボロンの拡散或いはBNなどの気
相拡散を施して突起状の縦形npnトランジスタ
１１６ａ，１１６ｂ側面の開口部及び突起部１
１７側面の開口部にｐ型領域１２５…（ベース
コンタクト領域）を形成した（第３図ｊ図
示）。この時、上方向動作する突起状のnpnト
ランジスタ１１６ａ，１１６ｂのn+型コレク
タ領域１１５ａ，１１５ｂとｐ型領域（ベース
コンタクト領域）１２５…とは残存CVD−
SiO2膜１１９′…によつて離間されているた
め、充分なコレクタ・ベース耐圧が得られる。
また、p-型ベース領域１０５下のｎ型シリコ
ンエピタキシヤル層１０３の一部にもｐ型領域
１２５…が延びるが、このｐ型領域１２５…の
延出部の大部分はシリコン酸化体１２４…に接
しているので、大きな寄生pn接合とはなり得
ず、I2Lの特性上殆んど影響しない。つづい
て、全面にAl膜を真空蒸着し、パターニング
してp+型エミツタ領域（インジエクタ）１０
６と接続したインジエクタ取出しAl電極１２
６及びｐ型領域１２５…を介してp-型ベース
領域１０５と接続したベース取出しAl電極１
２７を形成してI2Lを製造した（第３図ｋ図
示）。
相拡散を施して突起状の縦形npnトランジスタ
１１６ａ，１１６ｂ側面の開口部及び突起部１
１７側面の開口部にｐ型領域１２５…（ベース
コンタクト領域）を形成した（第３図ｊ図
示）。この時、上方向動作する突起状のnpnト
ランジスタ１１６ａ，１１６ｂのn+型コレク
タ領域１１５ａ，１１５ｂとｐ型領域（ベース
コンタクト領域）１２５…とは残存CVD−
SiO2膜１１９′…によつて離間されているた
め、充分なコレクタ・ベース耐圧が得られる。
また、p-型ベース領域１０５下のｎ型シリコ
ンエピタキシヤル層１０３の一部にもｐ型領域
１２５…が延びるが、このｐ型領域１２５…の
延出部の大部分はシリコン酸化体１２４…に接
しているので、大きな寄生pn接合とはなり得
ず、I2Lの特性上殆んど影響しない。つづい
て、全面にAl膜を真空蒸着し、パターニング
してp+型エミツタ領域（インジエクタ）１０
６と接続したインジエクタ取出しAl電極１２
６及びｐ型領域１２５…を介してp-型ベース
領域１０５と接続したベース取出しAl電極１
２７を形成してI2Lを製造した（第３図ｋ図
示）。
しかして上述した本発明方法によれば下記に列
挙する種々の作用効果を発揮できる。
挙する種々の作用効果を発揮できる。
２回のエツチングによつてp-型ベース領域
１０５を貫通するエツチング部１２２…を形成
し突起状の縦形pnpトランジスタ１２０ａ，１
２０ｂを形成すると共に、そのエツチング部１
２２…の底部にシリコン酸化体１２４…を選択
的に成長させるために、npnトランジスタのベ
ース・エミツタのpn接合に対する寄生pn接合
を排除でき、高速動作が改善されたI2Lを得る
ことができる。
１０５を貫通するエツチング部１２２…を形成
し突起状の縦形pnpトランジスタ１２０ａ，１
２０ｂを形成すると共に、そのエツチング部１
２２…の底部にシリコン酸化体１２４…を選択
的に成長させるために、npnトランジスタのベ
ース・エミツタのpn接合に対する寄生pn接合
を排除でき、高速動作が改善されたI2Lを得る
ことができる。
寄生pn接合を排除するシリコン酸化体１２
４…はｎ型シリコンエピタキシヤル層１０３形
成後の２回のエツチング、残存シリコン窒化膜
１２３…をマスクとした選択酸化によつて形成
されるため、従来法の如く埋込まれたシリコン
酸化体の近傍に形成されるトランジスタの特性
悪化を招くという不都合さを回避できる。
４…はｎ型シリコンエピタキシヤル層１０３形
成後の２回のエツチング、残存シリコン窒化膜
１２３…をマスクとした選択酸化によつて形成
されるため、従来法の如く埋込まれたシリコン
酸化体の近傍に形成されるトランジスタの特性
悪化を招くという不都合さを回避できる。
従来法の如くシリコン酸化体がnpnトランジ
スタのベース領域に接するようにｎ型シリコン
エピタキシヤル層の厚さを該ベース領域の深さ
にするという規制は不要となり、設計の自由度
を向上できる。
スタのベース領域に接するようにｎ型シリコン
エピタキシヤル層の厚さを該ベース領域の深さ
にするという規制は不要となり、設計の自由度
を向上できる。
npnトランジスタのn+型コレクタ領域１１５
ａ，１１５ｂはn+型多結晶シリコンパターン
１１０ａ，１１０ｃを拡散源として形成され、
かつシリコン酸化体１２４…は該n+型多結晶
シリコンパターン１１０ａ，１１０ｃ周囲の熱
酸化膜１１３…をマスクとしたエツチングを基
準したエツチング部１２２…底部に形成される
ため、該コレクタ領域１１５ａ，１１５ｂは、
シリコン酸化体１２４…に対して自己整合で形
成でき、ひいては高集積度のI2Lを得ることが
できる。
ａ，１１５ｂはn+型多結晶シリコンパターン
１１０ａ，１１０ｃを拡散源として形成され、
かつシリコン酸化体１２４…は該n+型多結晶
シリコンパターン１１０ａ，１１０ｃ周囲の熱
酸化膜１１３…をマスクとしたエツチングを基
準したエツチング部１２２…底部に形成される
ため、該コレクタ領域１１５ａ，１１５ｂは、
シリコン酸化体１２４…に対して自己整合で形
成でき、ひいては高集積度のI2Lを得ることが
できる。
１回目のシリコンエツチングにおいてコレク
タ領域１１５ａ，１１５ｂと同程度の深さエツ
チングし、この後突起状の半導体領域１１６
ａ，１１６ｂの側面にCVD−SiO2膜１１９′を
残し、更に同SiO2膜１１９′等をマスクとした
２回目のシリコンエツチングにおいて、p-型
ベース領域１０５を貫通してエツチングして突
起状の縦形npnトランジスタ１２０ａ，１２０
ｂを形成するため、該トランジスタ１２０ａ，
１２０ｂの側面にはp-型ベース領域１０５が
露出し、n+型コレクタ領域１１５ａ，１１５
ｂは残存CVD−SiO2膜１１９′で充分覆われて
いるため、それらコレクタ・ベース間の耐圧を
向上できる。しかも、こうした状態でベース取
出しAl電極１２７を形成した場合において
も、該電極１２７によるコレクタ・ベース短絡
を防止できる。
タ領域１１５ａ，１１５ｂと同程度の深さエツ
チングし、この後突起状の半導体領域１１６
ａ，１１６ｂの側面にCVD−SiO2膜１１９′を
残し、更に同SiO2膜１１９′等をマスクとした
２回目のシリコンエツチングにおいて、p-型
ベース領域１０５を貫通してエツチングして突
起状の縦形npnトランジスタ１２０ａ，１２０
ｂを形成するため、該トランジスタ１２０ａ，
１２０ｂの側面にはp-型ベース領域１０５が
露出し、n+型コレクタ領域１１５ａ，１１５
ｂは残存CVD−SiO2膜１１９′で充分覆われて
いるため、それらコレクタ・ベース間の耐圧を
向上できる。しかも、こうした状態でベース取
出しAl電極１２７を形成した場合において
も、該電極１２７によるコレクタ・ベース短絡
を防止できる。
突起状の縦形npnトランジスタ１２０ａ，１
２０ｂ形成後に、シリコン窒化膜１２３を除去
し、ボロンの拡散を行なつて該トランジスタ１
２０ａ，１２０ｂ側面の残存CVD−SiO2膜１
１９′以外にｐ型領域（ベースコンタクト部）
１２５…を形成すれば、ベース領域１０５とエ
ミツタ領域（ｎ型シリコンエピタキシヤル層１
０３）の短絡を確実に防止できると共に、ベー
ス・コレクタ間の短絡をもより確実に防止でき
る。
２０ｂ形成後に、シリコン窒化膜１２３を除去
し、ボロンの拡散を行なつて該トランジスタ１
２０ａ，１２０ｂ側面の残存CVD−SiO2膜１
１９′以外にｐ型領域（ベースコンタクト部）
１２５…を形成すれば、ベース領域１０５とエ
ミツタ領域（ｎ型シリコンエピタキシヤル層１
０３）の短絡を確実に防止できると共に、ベー
ス・コレクタ間の短絡をもより確実に防止でき
る。
なお、本発明は上記実施例の如くI2Lの製造の
みに限らず、第１導電型の第２不純物領域をエミ
ツタとして動作する縦型のnpnトランジスタで、
寄生のコレクタ・ベース接合が排除されたコレク
タ・ベース接合容量の小さなnpnトランジスタを
有する集積回路、或いはI2Lとnpnトランジスタ
を含む複合機能集積回路等の製造にも同様に適用
できる。
みに限らず、第１導電型の第２不純物領域をエミ
ツタとして動作する縦型のnpnトランジスタで、
寄生のコレクタ・ベース接合が排除されたコレク
タ・ベース接合容量の小さなnpnトランジスタを
有する集積回路、或いはI2Lとnpnトランジスタ
を含む複合機能集積回路等の製造にも同様に適用
できる。
以上詳述した如く、本発明によればエピタキシ
ヤル層の結晶性悪化や縦形npnトランジスタのベ
ース領域の深さ等の制約を受けることなく、同ト
ランジスタのコレクタ領域に対し自己整合的にシ
リコン酸化体を形成して寄生のpn接合が生じる
のを防止したI2L等のバイポーラ型半導体装置を
簡便かつ量産的に製造できる等顕著な効果を有す
る。
ヤル層の結晶性悪化や縦形npnトランジスタのベ
ース領域の深さ等の制約を受けることなく、同ト
ランジスタのコレクタ領域に対し自己整合的にシ
リコン酸化体を形成して寄生のpn接合が生じる
のを防止したI2L等のバイポーラ型半導体装置を
簡便かつ量産的に製造できる等顕著な効果を有す
る。
第１図ａ〜ｃは従来法によるI2Lの製造工程を
示す断面図、第２図は従来の改良された方法によ
り製造されたI2Lの断面図、第３図ａ〜ｋは本発
明の実施例におけるI2Lの製造工程を示す断面図
である。 １０１……ｐ型シリコン基板、１０２……n+
埋込層、１０３……ｎ型シリコンエピタキシヤル
層（第１導電型の半導体層）、１０４……フイー
ルド酸化膜、１０５……p-型ベース領域（第２
導電型の第１不純物領域）、１０６……p+型エミ
ツタ領域（インジエクタ）、１０７……p+型コレ
クタ領域、１１０ａ〜１１０ｃ……n+型多結晶
シリコンパターン（導電体パターン）、１１２ａ
〜１１２ｃ……シリコン窒化膜パターン、１１３
……厚い熱酸化膜、１１５ａ，１１５ｂ……n+
型コレクタ領域（第１導電型の第２不純物領
域）、１１６ａ，１１６ｂ……突起状の半導体領
域、１１９′……残存CVD−SiO2膜、１２０ａ，
１２０ｂ……突起状の縦型npnトランジスタ、１
２３……シリコン窒化膜、１２４……シリコン酸
化体、１２５……ｐ型領域（ベースコンタクト
部）、１２６，１２７……Al電極。
示す断面図、第２図は従来の改良された方法によ
り製造されたI2Lの断面図、第３図ａ〜ｋは本発
明の実施例におけるI2Lの製造工程を示す断面図
である。 １０１……ｐ型シリコン基板、１０２……n+
埋込層、１０３……ｎ型シリコンエピタキシヤル
層（第１導電型の半導体層）、１０４……フイー
ルド酸化膜、１０５……p-型ベース領域（第２
導電型の第１不純物領域）、１０６……p+型エミ
ツタ領域（インジエクタ）、１０７……p+型コレ
クタ領域、１１０ａ〜１１０ｃ……n+型多結晶
シリコンパターン（導電体パターン）、１１２ａ
〜１１２ｃ……シリコン窒化膜パターン、１１３
……厚い熱酸化膜、１１５ａ，１１５ｂ……n+
型コレクタ領域（第１導電型の第２不純物領
域）、１１６ａ，１１６ｂ……突起状の半導体領
域、１１９′……残存CVD−SiO2膜、１２０ａ，
１２０ｂ……突起状の縦型npnトランジスタ、１
２３……シリコン窒化膜、１２４……シリコン酸
化体、１２５……ｐ型領域（ベースコンタクト
部）、１２６，１２７……Al電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層の表層もしくは内部の
一部に第２導電型の第１不純物領域を形成した
後、該第１不純物領域内もしくは該領域上の半導
体層に第１導電型の第２不純物領域を形成する工
程と、少なくとも前記第２不純物領域以外の半導
体層部分を、該第２不純物領域と同程度の深さま
で選択エツチングして垂直もしくは垂直に近い側
面を有する突起状の半導体領域を形成する工程
と、前記半導体層のエツチング部の面に絶縁膜を
形成した後、該エツチング部の底面の絶縁膜部分
を選択的に除去して前記半導体領域の側面に絶縁
膜を残存させる工程と、この残存絶縁膜をマスク
として露出するエツチング部の底面を更に前記第
１不純物領域の深さ範囲内でエツチングして前記
第１不純物領域及び第２不純物領域を含み垂直も
しくは垂直に近い側面を有する突起状の半導体領
域を少なくとも１つ以上形成する工程と、該突起
状の半導体領域の側面に耐酸化性絶縁膜を選択的
に形成した後、熱酸化処理を施して第２回目のエ
ツチング部の底面に酸化膜を形成する工程と、前
記耐酸化性絶縁膜を除去した後、前記突起状の半
導体領域にその側面を介して第２導電型の第１不
純物領域と接続する電極を形成する工程とを具備
したことを特徴とするバイポーラ型半導体装置の
製造方法。 ２ 第１導電型の第２不純物領域以外の第１導電
型の半導体層をエツチングする際、第１導電型の
第２不純物領域の拡散源及び同領域の取出し電極
として機能する第１導電型不純物を含む導電体パ
ターンもしくは該導電体パターン周囲の絶縁膜を
マスクとしてエツチングすることを特徴とする特
許請求の範囲第１項記載のバイポーラ型半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075186A JPS57190349A (en) | 1981-05-19 | 1981-05-19 | Manufacture of bipolar semiconductor device |
| US06/378,480 US4433470A (en) | 1981-05-19 | 1982-05-14 | Method for manufacturing semiconductor device utilizing selective etching and diffusion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56075186A JPS57190349A (en) | 1981-05-19 | 1981-05-19 | Manufacture of bipolar semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190349A JPS57190349A (en) | 1982-11-22 |
| JPS6242396B2 true JPS6242396B2 (ja) | 1987-09-08 |
Family
ID=13568911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56075186A Granted JPS57190349A (en) | 1981-05-19 | 1981-05-19 | Manufacture of bipolar semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190349A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727913B2 (ja) * | 1988-07-28 | 1995-03-29 | 株式会社東芝 | 半導体装置 |
-
1981
- 1981-05-19 JP JP56075186A patent/JPS57190349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190349A (en) | 1982-11-22 |
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