JPS6233750B2 - - Google Patents
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- JPS6233750B2 JPS6233750B2 JP56053060A JP5306081A JPS6233750B2 JP S6233750 B2 JPS6233750 B2 JP S6233750B2 JP 56053060 A JP56053060 A JP 56053060A JP 5306081 A JP5306081 A JP 5306081A JP S6233750 B2 JPS6233750 B2 JP S6233750B2
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0772—Vertical bipolar transistor in combination with resistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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Description
【発明の詳細な説明】
技術分野
本発明は、集積半導体回路、さらに特定すれば
飽和制限バイポーラ・トランジスタ論理回路の製
造方法に関するものである。
飽和制限バイポーラ・トランジスタ論理回路の製
造方法に関するものである。
背景技術
トランジスタ・トランジスタ論理回路（T2L）
回路は、性能、電力消費、モノリシツク・チツプ
上の機能密度、論理的フレキシビリテイの間でよ
い均衡がとれることから、広く使用されている。
しかしながら、この回路中では、速いターン・オ
ン転移を実現する目的で出力トランジスタをハー
ドに励振させるために、大きな励振電流が使用さ
れている。この大きな励振電流のために、出力ト
ランジスタ中に過剰な電荷が貯えられ、それによ
つて出力トランジスタが強く飽和し、そのため
T2L電流に対するターン・オフの遅延が長くな
る。
回路は、性能、電力消費、モノリシツク・チツプ
上の機能密度、論理的フレキシビリテイの間でよ
い均衡がとれることから、広く使用されている。
しかしながら、この回路中では、速いターン・オ
ン転移を実現する目的で出力トランジスタをハー
ドに励振させるために、大きな励振電流が使用さ
れている。この大きな励振電流のために、出力ト
ランジスタ中に過剰な電荷が貯えられ、それによ
つて出力トランジスタが強く飽和し、そのため
T2L電流に対するターン・オフの遅延が長くな
る。
出力トランジスタの強い飽和を防止するため
に、多くの方法が提案されている。１つの提案
は、ベース・コレクタ接合にかかる電圧を比較的
低い順方向電圧でクランプするために、ベース・
コレクタ接合をシヤントするシヨツトキ・バリ
ア・ダイオードを使用するものである。この方法
の欠点は、必要なセル領域中の相互接続に金属を
使用する場合に、シヨツトキ・ダイオードを作る
プロセスがその分だけ複雑になり、またT2L回路
のトランジスタの特性および飽和防止シヨツト
キ・ダイオードの特性が同一モノリシツク・チツ
プ上に形成されたトランジスタのように互いに調
和しないために若干の雑音問題があることであ
る。ベース・コレクタ接合にかかる電圧をクラン
プするために、トランジスタのベース・コレクタ
接合をシヤントするシヨツトキ・バリア・ダイオ
ードを使用した回路の例は、米国特許第4069428
号にみられる。
に、多くの方法が提案されている。１つの提案
は、ベース・コレクタ接合にかかる電圧を比較的
低い順方向電圧でクランプするために、ベース・
コレクタ接合をシヤントするシヨツトキ・バリ
ア・ダイオードを使用するものである。この方法
の欠点は、必要なセル領域中の相互接続に金属を
使用する場合に、シヨツトキ・ダイオードを作る
プロセスがその分だけ複雑になり、またT2L回路
のトランジスタの特性および飽和防止シヨツト
キ・ダイオードの特性が同一モノリシツク・チツ
プ上に形成されたトランジスタのように互いに調
和しないために若干の雑音問題があることであ
る。ベース・コレクタ接合にかかる電圧をクラン
プするために、トランジスタのベース・コレクタ
接合をシヤントするシヨツトキ・バリア・ダイオ
ードを使用した回路の例は、米国特許第4069428
号にみられる。
シヨツトキ・バリア・ダイオードを使用する必
要のない提案が、米国特許第3693032号に記述さ
れている。これは、同じモノリシツク・チツプ上
に形成された装置の特性調和性を利用するため
に、飽和制御用の出力NPN装置のコレクタに接
続された入力NPN装置の特別エミツタを用い
た、T2L回路を記述したものである。
要のない提案が、米国特許第3693032号に記述さ
れている。これは、同じモノリシツク・チツプ上
に形成された装置の特性調和性を利用するため
に、飽和制御用の出力NPN装置のコレクタに接
続された入力NPN装置の特別エミツタを用い
た、T2L回路を記述したものである。
米国特許第4021687号には、PNPトランジスタ
をNPNトランジスタと組合せてNPNトランジス
タの飽和を防止するようにした、飽和防止回路が
記述されている。この特許に記載されているよう
に、Ｐ型領域はNPNトランジスタのベースおよ
び側方PNPトランジスタのエミツタとして働き、
Ｎ型エピタキシヤル層は、NPNトランジスタの
コレクタおよび側方PNPトランジスタのベースと
して働く。
をNPNトランジスタと組合せてNPNトランジス
タの飽和を防止するようにした、飽和防止回路が
記述されている。この特許に記載されているよう
に、Ｐ型領域はNPNトランジスタのベースおよ
び側方PNPトランジスタのエミツタとして働き、
Ｎ型エピタキシヤル層は、NPNトランジスタの
コレクタおよび側方PNPトランジスタのベースと
して働く。
レムスハルトらは、PNPトランジスタをNPN
トランジスタと組合せて使用した、集積注入論理
（I2L）または併合トランジスタ論理（MTL）回
路を、1979年７月刊のIBM Technical
Disclosure Bulletin誌第22巻第２号のp.617―618
に記述している。
トランジスタと組合せて使用した、集積注入論理
（I2L）または併合トランジスタ論理（MTL）回
路を、1979年７月刊のIBM Technical
Disclosure Bulletin誌第22巻第２号のp.617―618
に記述している。
２重拡散PNPトランジスタならびにバイポー
ラ・トランジスタ用のドープト・ポリシリコン・
ソースおよび接点を用いた回路も知られている。
米国特許第4064526号および同第4058419号は、そ
れぞれ２重拡散PNPトランジスタ用の構造および
プロセスを記述したものである。どちらの特許で
も、２重拡散PNPエミツタがベース領域内に形成
され、Ｐエピタキシヤル層がコレクタとして働
く。米国特許第4110126号は、PNPコレクタとし
て働くＰ注入を含むＮエピタキシヤル層中に２重
拡散PNPトランジスタが形成された構造を記述し
ている。米国特許第4190466号は、第１および第
２のドープト・ポリシリコン層をそれぞれバイポ
ーラ・トランジスタのベース接点およびエミツタ
のソースとして用いたバイポーラ・トランジスタ
構造を記述している。
ラ・トランジスタ用のドープト・ポリシリコン・
ソースおよび接点を用いた回路も知られている。
米国特許第4064526号および同第4058419号は、そ
れぞれ２重拡散PNPトランジスタ用の構造および
プロセスを記述したものである。どちらの特許で
も、２重拡散PNPエミツタがベース領域内に形成
され、Ｐエピタキシヤル層がコレクタとして働
く。米国特許第4110126号は、PNPコレクタとし
て働くＰ注入を含むＮエピタキシヤル層中に２重
拡散PNPトランジスタが形成された構造を記述し
ている。米国特許第4190466号は、第１および第
２のドープト・ポリシリコン層をそれぞれバイポ
ーラ・トランジスタのベース接点およびエミツタ
のソースとして用いたバイポーラ・トランジスタ
構造を記述している。
発明の記述
改良された飽和制限バイポーラ・トランジスタ
論理回路の製造方法をもたらすことが、本発明の
１目的である。
論理回路の製造方法をもたらすことが、本発明の
１目的である。
本発明の第２の目的は、飽和を回避し単位面積
当りの配線チヤネルの数を増加させるためにシヨ
ツト・バリア・ダイオードの使用を必要としな
い、改良された飽和制限バイポーラ・トランジス
タ論理回路の製造方法をもたらすことである。
当りの配線チヤネルの数を増加させるためにシヨ
ツト・バリア・ダイオードの使用を必要としな
い、改良された飽和制限バイポーラ・トランジス
タ論理回路の製造方法をもたらすことである。
本発明の第３の目的は、拡散ソースおよび接点
として、ドープト・ポリシリコンを使用した、改
良された飽和制限バイポーラ・トランジスタ論理
回路の製造方法をもたらすことである。
として、ドープト・ポリシリコンを使用した、改
良された飽和制限バイポーラ・トランジスタ論理
回路の製造方法をもたらすことである。
本発明の第４の目的は、NPNトランジスタの
飽和を制限し、フアン・アウト能力を増大させる
ために、併合された２重拡散PNPトランジスタを
用いた、高速なT2L回路ないしゲートの製造方法
をもたらすことである。
飽和を制限し、フアン・アウト能力を増大させる
ために、併合された２重拡散PNPトランジスタを
用いた、高速なT2L回路ないしゲートの製造方法
をもたらすことである。
本発明の第５の目的は、特別の製造ステツプま
たは製造技術の使用を必要としない、高速なT2L
回路ないしゲートの製造方法をもたらすことであ
る。
たは製造技術の使用を必要としない、高速なT2L
回路ないしゲートの製造方法をもたらすことであ
る。
本発明の第６の目的は、能動装置領域が共用さ
れる飽和制限バイポーラ・トランジスタ論理回路
の製造方法をもたらすことである。
れる飽和制限バイポーラ・トランジスタ論理回路
の製造方法をもたらすことである。
本発明の教示によれば、セルないし回路がより
高密度になるように形成された、併合された
NPNトランジスタおよびPNPトランジスタ構造
を含む、飽和制限バイポーラ・トランジスタ装置
およびその制造方法がもたらされる。この構造を
形成するには、PNPトランジスタ製造用の２重拡
散技術を含む、簡単なプロセスが使用される。こ
の２重拡散PNPトランジスタは、過剰電流を半導
体基板ないしチツプへバイパスさせることによつ
て、入力電流を制限する。この構造は、Ｎ型サブ
コレクタ上に形成されたＮエピタキシヤル層を含
み、エピタキシヤル層の近傍にはＰ型領域が設け
られている。このエピタキシヤル層は、NPNコ
レクタならびにPNPベース接点領域として働く。
第１のＮ型領域が、このＰ型領域を通つてエピタ
キシヤル層の表面からサブコレクタへと伸び、Ｐ
型領域を２つのセクシヨン即ちそれぞれPNPコレ
クタ領域およびNPNベース領域として働く、第
１および第２のセクシヨンに分ける形で設けられ
る。第２のＮ型領域がエピタキシヤル層表面のＰ
型領域の第２セクシヨンに形成されてNPNエミ
ツタとして働き、更にＰ+領域が、その１部が第
１のＮ型領域に入り込み他端がＰ型領域の第２セ
クシヨン中に伸びる形でエピタキシヤル層表面に
形成される。このＰ+領域は、PNPエミツタなら
びにNPNベース接点として働く。Ｐ+領域と第1P
型セクシヨンの間の第1N型領域による分離は、
約0.5ミクロンとすることができるが、これは
PNPベースとして働き、こうして２重拡散技術の
使用により、優れた装置電流ゲインの制限および
スイツチ切換え速度が実現される。
高密度になるように形成された、併合された
NPNトランジスタおよびPNPトランジスタ構造
を含む、飽和制限バイポーラ・トランジスタ装置
およびその制造方法がもたらされる。この構造を
形成するには、PNPトランジスタ製造用の２重拡
散技術を含む、簡単なプロセスが使用される。こ
の２重拡散PNPトランジスタは、過剰電流を半導
体基板ないしチツプへバイパスさせることによつ
て、入力電流を制限する。この構造は、Ｎ型サブ
コレクタ上に形成されたＮエピタキシヤル層を含
み、エピタキシヤル層の近傍にはＰ型領域が設け
られている。このエピタキシヤル層は、NPNコ
レクタならびにPNPベース接点領域として働く。
第１のＮ型領域が、このＰ型領域を通つてエピタ
キシヤル層の表面からサブコレクタへと伸び、Ｐ
型領域を２つのセクシヨン即ちそれぞれPNPコレ
クタ領域およびNPNベース領域として働く、第
１および第２のセクシヨンに分ける形で設けられ
る。第２のＮ型領域がエピタキシヤル層表面のＰ
型領域の第２セクシヨンに形成されてNPNエミ
ツタとして働き、更にＰ+領域が、その１部が第
１のＮ型領域に入り込み他端がＰ型領域の第２セ
クシヨン中に伸びる形でエピタキシヤル層表面に
形成される。このＰ+領域は、PNPエミツタなら
びにNPNベース接点として働く。Ｐ+領域と第1P
型セクシヨンの間の第1N型領域による分離は、
約0.5ミクロンとすることができるが、これは
PNPベースとして働き、こうして２重拡散技術の
使用により、優れた装置電流ゲインの制限および
スイツチ切換え速度が実現される。
この構造は、Ｎ+サブコレクタとＮエピタキシ
ヤル層を既知のやり方で形成し、次いでエピタキ
シヤル層上に二酸化ケイ素の層を成長させ、さら
に窒化ケイ素の層を沈着させることによつて、簡
単に製造される。次に、第１のマスクを用いて窒
化ケイ素層および二酸化ケイ素中に開口を画定す
る。次にブロツキング・マスクを設けて、窒化ケ
イ素層および二酸化ケイ素中の開口の１部のみを
画定し、残りの領域はフオトレジストで覆われた
ままとする。エピタキシヤル層中に、例えばフオ
トレジスト中の開口を通してイオン注入して、Ｎ
+領域を形成する。このＮ+領域は、エピタキシヤ
ル層表面からＮ+サブコレクタへと伸びる。ここ
で全てのフオトレジストを取除き、Ｐ+ドープさ
れたポリシリコン層を付着させ、適当にエツチし
て、二酸化ケイ素層および窒化ケイ素層中の開口
を覆うようにする。次にポリシリコン層中のドー
パントをエピタキシヤル層中に拡散させて、Ｎ+
領域の上側部分にＰ+領域をＮ+領域の片側を越え
て伸びるようにする。ブロツキング・マスクおよ
び既知のイオン注入技術を適当に使用することに
よつて、エピタキシヤル層中のＮ+領域とＰ+領域
の両側にＰ領域を形成することができる。こうし
て、Ｐ+領域はPNPエミツタとして、および迅速
で稠密な論理回路をもたらすための併合された
NPN／PNP構成中のNPNベースの接点として使
用することができる。
ヤル層を既知のやり方で形成し、次いでエピタキ
シヤル層上に二酸化ケイ素の層を成長させ、さら
に窒化ケイ素の層を沈着させることによつて、簡
単に製造される。次に、第１のマスクを用いて窒
化ケイ素層および二酸化ケイ素中に開口を画定す
る。次にブロツキング・マスクを設けて、窒化ケ
イ素層および二酸化ケイ素中の開口の１部のみを
画定し、残りの領域はフオトレジストで覆われた
ままとする。エピタキシヤル層中に、例えばフオ
トレジスト中の開口を通してイオン注入して、Ｎ
+領域を形成する。このＮ+領域は、エピタキシヤ
ル層表面からＮ+サブコレクタへと伸びる。ここ
で全てのフオトレジストを取除き、Ｐ+ドープさ
れたポリシリコン層を付着させ、適当にエツチし
て、二酸化ケイ素層および窒化ケイ素層中の開口
を覆うようにする。次にポリシリコン層中のドー
パントをエピタキシヤル層中に拡散させて、Ｎ+
領域の上側部分にＰ+領域をＮ+領域の片側を越え
て伸びるようにする。ブロツキング・マスクおよ
び既知のイオン注入技術を適当に使用することに
よつて、エピタキシヤル層中のＮ+領域とＰ+領域
の両側にＰ領域を形成することができる。こうし
て、Ｐ+領域はPNPエミツタとして、および迅速
で稠密な論理回路をもたらすための併合された
NPN／PNP構成中のNPNベースの接点として使
用することができる。
イオン注入技術がＮ+領域を形成するのに好ま
しくない場合、別の方法を使用することができ
る。すなわち窒化ケイ素中に開口を画定する第１
マスクを用いて、次次にブロツク・マスキング、
さらに二酸化ケイ素のエツチングを行なえば、通
常の拡散技術によつてＮ+領域を形成することが
できる。窒化ケイ素開口中の残りの酸化物は、Ｐ
+領域の形成前に二酸化ケイ素エツチによつて取
除く。
しくない場合、別の方法を使用することができ
る。すなわち窒化ケイ素中に開口を画定する第１
マスクを用いて、次次にブロツク・マスキング、
さらに二酸化ケイ素のエツチングを行なえば、通
常の拡散技術によつてＮ+領域を形成することが
できる。窒化ケイ素開口中の残りの酸化物は、Ｐ
+領域の形成前に二酸化ケイ素エツチによつて取
除く。
本発明の最良の実施方法
図面をより詳細に参照すると、第１図には平面
図として、また第２図には第１図の２―２線によ
る断面図として本発明の構造の製造プロセスの初
期の各段階が示してある。この構造は、Ｐ―半導
体基板１０を含んでおり、その中にＮ+サブコレ
クタ１２が設けられ、またその上にＮ-エピタキ
シヤル層１４が形成されている。Ｐ+分離領域１
５も必要に応じてサブコレクタ１２とエピタキシ
ヤル層１４の界面に既知の方法で形成することが
できる。好ましくは、二酸化ケイ素層１６をエピ
タキシヤル層１４上に成長させ、窒化ケイ素層１
８を二酸化ケイ素層１６上に付着させる。適当な
マスクを用いて、開口２０を二酸化ケイ素層１６
および窒化ケイ素層１８中に形成する。次に、窒
化ケイ素層１８および開口２０中にフオトレジス
ト層２２を付着させる。別の適当なマスク―これ
は単なるブロツキング・マスクであるが―を用い
てフオトレジスト層２２中に開口２０と１部だけ
が合致する開口２４を形成する。開口２４を通し
てイオン注入によりエピタキシヤル層１４中にリ
ンないしＮ型ドーパントを導入してＮ+領域２６
を形成することができ、これは次に熱サイクルの
後にエピタキシヤル層１４の表面からＮ+サブコ
レクタ１２へと伸びる。
図として、また第２図には第１図の２―２線によ
る断面図として本発明の構造の製造プロセスの初
期の各段階が示してある。この構造は、Ｐ―半導
体基板１０を含んでおり、その中にＮ+サブコレ
クタ１２が設けられ、またその上にＮ-エピタキ
シヤル層１４が形成されている。Ｐ+分離領域１
５も必要に応じてサブコレクタ１２とエピタキシ
ヤル層１４の界面に既知の方法で形成することが
できる。好ましくは、二酸化ケイ素層１６をエピ
タキシヤル層１４上に成長させ、窒化ケイ素層１
８を二酸化ケイ素層１６上に付着させる。適当な
マスクを用いて、開口２０を二酸化ケイ素層１６
および窒化ケイ素層１８中に形成する。次に、窒
化ケイ素層１８および開口２０中にフオトレジス
ト層２２を付着させる。別の適当なマスク―これ
は単なるブロツキング・マスクであるが―を用い
てフオトレジスト層２２中に開口２０と１部だけ
が合致する開口２４を形成する。開口２４を通し
てイオン注入によりエピタキシヤル層１４中にリ
ンないしＮ型ドーパントを導入してＮ+領域２６
を形成することができ、これは次に熱サイクルの
後にエピタキシヤル層１４の表面からＮ+サブコ
レクタ１２へと伸びる。
フオトレジスト層２２を剥ぎとり、Ｐ+ドープ
ト・ポリシリコンの層を窒化ケイ素層１８上およ
び開口中に付着させる。既知の方法を用いて、ポ
リシリコン層をエツチし、第３図に図示したよう
に基本的に開口２０のみをカバーするポリシリコ
ン・セグメント２８を形成する。次に、ポリシリ
コン・セグメント２８を酸化して絶縁層２９を形
成し、セグメント２８中のＰ+不純物をエピタキ
シヤル層１４中に押し込んで、Ｎ+領域２６中に
１部が入り込み他端がＮ+領域２６の外側に伸び
るＰ+領域３０を形成する。既知のイオン注入技
術および適当なマスキングにより、矢印３，１で
示したホウ素をエピタキシヤル層１４中に導入
し、絶縁領域１５と接触する第1P領域３２およ
び第2P領域３４を形成する。
ト・ポリシリコンの層を窒化ケイ素層１８上およ
び開口中に付着させる。既知の方法を用いて、ポ
リシリコン層をエツチし、第３図に図示したよう
に基本的に開口２０のみをカバーするポリシリコ
ン・セグメント２８を形成する。次に、ポリシリ
コン・セグメント２８を酸化して絶縁層２９を形
成し、セグメント２８中のＰ+不純物をエピタキ
シヤル層１４中に押し込んで、Ｎ+領域２６中に
１部が入り込み他端がＮ+領域２６の外側に伸び
るＰ+領域３０を形成する。既知のイオン注入技
術および適当なマスキングにより、矢印３，１で
示したホウ素をエピタキシヤル層１４中に導入
し、絶縁領域１５と接触する第1P領域３２およ
び第2P領域３４を形成する。
第４図に示すように、二酸化ケイ素１６および
窒化ケイ素層１８中に開口３６を作り、それを通
して砒素または他のＮ型ドーパントを第2P領域
３４中に導入してその中にＮ+領域３８を形成
し、また二酸化ケイ素層１６および窒化ケイ素層
１８中に開口４０を作り、それを通して砒素をＮ
-エピタキシヤル層１４中に導入してＮ+接点領域
４２を形成する。整合を改良するには、上記の米
国特許第4110126号に記述されている方法と類似
のやり方で開口２０を画定する、同じマスキング
層によつて窒化ケイ素層を貫く開口３６および４
０を形成することができる。
窒化ケイ素層１８中に開口３６を作り、それを通
して砒素または他のＮ型ドーパントを第2P領域
３４中に導入してその中にＮ+領域３８を形成
し、また二酸化ケイ素層１６および窒化ケイ素層
１８中に開口４０を作り、それを通して砒素をＮ
-エピタキシヤル層１４中に導入してＮ+接点領域
４２を形成する。整合を改良するには、上記の米
国特許第4110126号に記述されている方法と類似
のやり方で開口２０を画定する、同じマスキング
層によつて窒化ケイ素層を貫く開口３６および４
０を形成することができる。
第４図に図示した本発明の構成の各領域中のド
ーパント濃度は、できれば以下のようにするとよ
い。Ｐ+領域３０については１cm3当りのホウ素原
子数が約１×1019〜３×1020個、第1P領域３２お
よび第2P領域３４については、１cm3当りホウ素
原子１×1016〜５×1017個、Ｎ+領域２６について
は、１cm3当りのリン原子が１×1018個、Ｎ+領域
３８および４２については１cm3当りの砒素原子が
１×1020個以上、Ｎ-エピタキシヤル層１４につ
いては１cm3当り、砒素原子１×1016個、Ｎ+サブ
コレクタ１２については１cm3当り砒素原子１×
1019個、絶縁領域１５については、ホウ素原子１
×1019個、半導体基板１０についてはホウ素原子
１×1015個である。
ーパント濃度は、できれば以下のようにするとよ
い。Ｐ+領域３０については１cm3当りのホウ素原
子数が約１×1019〜３×1020個、第1P領域３２お
よび第2P領域３４については、１cm3当りホウ素
原子１×1016〜５×1017個、Ｎ+領域２６について
は、１cm3当りのリン原子が１×1018個、Ｎ+領域
３８および４２については１cm3当りの砒素原子が
１×1020個以上、Ｎ-エピタキシヤル層１４につ
いては１cm3当り、砒素原子１×1016個、Ｎ+サブ
コレクタ１２については１cm3当り砒素原子１×
1019個、絶縁領域１５については、ホウ素原子１
×1019個、半導体基板１０についてはホウ素原子
１×1015個である。
第１図ないし第４図に則して例示し説明した構
造は、例えば第５図に示す型式のT2L論理回路中
で有利に使用することができる。この論理回路
は、複数の入力端子に接続された同数のエミツ
タ、ならびに入力クランピングPNPトランジスタ
Ｐ１のエミツタおよびベースに接続されたベース
およびコレクタを備えた入力NPNトランジスタ
Ｔ１を備えている。PNPトランジスタＰ１のコレ
クタは、アースなどの基準電位点に接続されてい
る。出力NPNトランジスタＴ２は出力端子に接
続されたコレクタ、入力トランジスタＴ１のコレ
クタに接続されたベース、ならびにアース接続さ
れたエミツタを備えている。出力クランピング
PNPトランジスタＰ２は、出力トランジスタＴ２
のベースに接続されたエミツタ、出力トランジス
タＴ２のコレクタに接続されたベース、ならびに
アースに接続されたコレクタを備えている。第１
の負荷抵抗体Ｒ１が供給電位電源VCCと入力ト
ランジスタＴ１のベースの間に接続され、第２の
負荷抵抗体Ｒ２が供給電位電源VCCと出力トラ
ンジスタＴ２のベースの間に接続され、第３の負
荷抵抗体Ｒ３が供給電位電源VCCと出力トラン
ジスタＴ２のコレクタの間に接続されている。
造は、例えば第５図に示す型式のT2L論理回路中
で有利に使用することができる。この論理回路
は、複数の入力端子に接続された同数のエミツ
タ、ならびに入力クランピングPNPトランジスタ
Ｐ１のエミツタおよびベースに接続されたベース
およびコレクタを備えた入力NPNトランジスタ
Ｔ１を備えている。PNPトランジスタＰ１のコレ
クタは、アースなどの基準電位点に接続されてい
る。出力NPNトランジスタＴ２は出力端子に接
続されたコレクタ、入力トランジスタＴ１のコレ
クタに接続されたベース、ならびにアース接続さ
れたエミツタを備えている。出力クランピング
PNPトランジスタＰ２は、出力トランジスタＴ２
のベースに接続されたエミツタ、出力トランジス
タＴ２のコレクタに接続されたベース、ならびに
アースに接続されたコレクタを備えている。第１
の負荷抵抗体Ｒ１が供給電位電源VCCと入力ト
ランジスタＴ１のベースの間に接続され、第２の
負荷抵抗体Ｒ２が供給電位電源VCCと出力トラ
ンジスタＴ２のベースの間に接続され、第３の負
荷抵抗体Ｒ３が供給電位電源VCCと出力トラン
ジスタＴ２のコレクタの間に接続されている。
第５図の回路の動作に際しては、全ての入力電
圧がアツプのとき入力トランジスタＴ１は開とな
つて、ノード４４の電位を引上げ、出力NPNト
ランジスタＴ２をオンにして出力を低レベルにす
る。PNPトランジスタＰ２は、オンになつてトラ
ンジスタＴ２を、深く飽和しない状態に保ち、こ
うして性能が改良される。
圧がアツプのとき入力トランジスタＴ１は開とな
つて、ノード４４の電位を引上げ、出力NPNト
ランジスタＴ２をオンにして出力を低レベルにす
る。PNPトランジスタＰ２は、オンになつてトラ
ンジスタＴ２を、深く飽和しない状態に保ち、こ
うして性能が改良される。
１つまたは複数の入力電圧が低い場合、入力ト
ランジスタＴ１がオンとなつてノード４４の電位
を引下げ、出力PNPトランジスタＴ２をオフにす
る。Ｔ１がオンのとき、PNPトランジスタＰ１は
オンとなつて、Ｔ１を深く飽和しない状態に保
ち、こうして同様性能の改良が実現される。
ランジスタＴ１がオンとなつてノード４４の電位
を引下げ、出力PNPトランジスタＴ２をオフにす
る。Ｔ１がオンのとき、PNPトランジスタＰ１は
オンとなつて、Ｔ１を深く飽和しない状態に保
ち、こうして同様性能の改良が実現される。
次に、第４図に戻ると、この断面図は出力
NPNトランジスタＴ２と出力クランピングPNP
トランジスタＰ２または入力クランピングPNPト
ランジスタＰ１と入力NPNトランジスタＴ１の
併合された配置を表わしたものであるが、第５図
に示したトランジスタＴ１の複数個のエミツタの
うち１つだけを図示してある。クランピングPNP
トランジスタＰ１またはＰ２は、第４図では、Ｐ
+エミツタ領域３０、Ｎ+ベース領域２６および第
1Pコレクタ領域３２で表わされており、入力
NPNトランジスタＴ１または出力NPNトランジ
スタＴ２は、Ｎ+エミツタ領域３８、第２ベース
領域３４およびＮ+コレクタ領域２６で表わされ
ている。ポリシリコン領域２８サブコレクタ領域
１２及びＰ+分離領域１５は夫々Ｐ+エミツタ領域
３０、Ｎ+ベース領域２６、Ｐコレクタ領域３２
に対する接点を与える。
NPNトランジスタＴ２と出力クランピングPNP
トランジスタＰ２または入力クランピングPNPト
ランジスタＰ１と入力NPNトランジスタＴ１の
併合された配置を表わしたものであるが、第５図
に示したトランジスタＴ１の複数個のエミツタの
うち１つだけを図示してある。クランピングPNP
トランジスタＰ１またはＰ２は、第４図では、Ｐ
+エミツタ領域３０、Ｎ+ベース領域２６および第
1Pコレクタ領域３２で表わされており、入力
NPNトランジスタＴ１または出力NPNトランジ
スタＴ２は、Ｎ+エミツタ領域３８、第２ベース
領域３４およびＮ+コレクタ領域２６で表わされ
ている。ポリシリコン領域２８サブコレクタ領域
１２及びＰ+分離領域１５は夫々Ｐ+エミツタ領域
３０、Ｎ+ベース領域２６、Ｐコレクタ領域３２
に対する接点を与える。
Ｎ+領域２６とＰ+領域３０のドーピング・レベ
ルならびにPNPトランジスタのエミツタ面積は
PNPトランジスタＰ１およびＰ２がNPNトラン
ジスタＴ１およびＴ２のコレクタ・ベース接合が
オンになる前にオンになり、そしてNPNトラン
ジスタＴ１およびＴ２が深く飽和しない状態に保
たれるように設計される。
ルならびにPNPトランジスタのエミツタ面積は
PNPトランジスタＰ１およびＰ２がNPNトラン
ジスタＴ１およびＴ２のコレクタ・ベース接合が
オンになる前にオンになり、そしてNPNトラン
ジスタＴ１およびＴ２が深く飽和しない状態に保
たれるように設計される。
また、第４図のポリシリコン・セグメント２８
は、第５図に示した入力トランジスタＴ１のベー
スから抵抗体Ｒ１への接点ならびに出力トランジ
スタＴ２のベースから抵抗体Ｒ２への接点として
うまく利用できる。金属接点、例えばアルミニウ
ム―銅―シリコンを、入力トランジスタＴ１のコ
レクタと出力トランジスタＴ２のベースおよぢ出
力トランジスタＴ２のコレクタと抵抗体Ｒ３の間
に使用することができる。かかる金属接点は、Ｎ
+領域２６および４２に設けることができる。
は、第５図に示した入力トランジスタＴ１のベー
スから抵抗体Ｒ１への接点ならびに出力トランジ
スタＴ２のベースから抵抗体Ｒ２への接点として
うまく利用できる。金属接点、例えばアルミニウ
ム―銅―シリコンを、入力トランジスタＴ１のコ
レクタと出力トランジスタＴ２のベースおよぢ出
力トランジスタＴ２のコレクタと抵抗体Ｒ３の間
に使用することができる。かかる金属接点は、Ｎ
+領域２６および４２に設けることができる。
また、第２のＰセクシヨン３４を、エミツタ領
域３０、ベース領域２６およびコレクタ領域３２
を備えた、PNPトランジスタのエミツタに直接接
続された埋込み抵抗体として使用し、１つしか接
点孔を要しない非常にコンパクトな構造を形成す
ることができる。
域３０、ベース領域２６およびコレクタ領域３２
を備えた、PNPトランジスタのエミツタに直接接
続された埋込み抵抗体として使用し、１つしか接
点孔を要しない非常にコンパクトな構造を形成す
ることができる。
以上のように、本発明は先行技術で記述された
構造に勝る多くの利点を持つている。そのいくつ
かを挙げると、(1)NPNトランジスタの飽和を制
限するために、２重拡散PNPトランジスタを使用
しており、PNPトランジスタのベース幅が写真製
版ではなくて横方向拡散によつて画成されるため
に、従来の横方向PNPトランジスタ設計に比べて
性能が改良される。このことは、PNPトランジス
タに対する制御の改良、従つて回路飽和特性およ
びその結果得られる速度の改良として現われる。
(2)２重拡散PNPにより、過剰電流が基板へとバイ
パスされて、ダウンレベル入力電流が制限され、
従つて論理回路のフアン・アウト能力が増大す
る。(3)Ｐ+ポリシリコン・エミツタを備えた２重
拡散PNPトランジスタの使用によつて、接点の金
属化は不要となり金属をNPNトランジスタ・ベ
ース接点またはPNPエミツタ上に配線することが
でき、こうして余分のセルないし回路面積をセル
間の配線に利用でき、各セルないし回路中の利用
可能な配線チヤネルを増加させることによつて生
産性が増大する。(4)Ｐ+ポリシリコンを備えた２
重PNPトランジスタの使用によつて併合セル構造
の改良と、２重拡散PNPトランジスタ特性の改良
が同時に実現されること。
構造に勝る多くの利点を持つている。そのいくつ
かを挙げると、(1)NPNトランジスタの飽和を制
限するために、２重拡散PNPトランジスタを使用
しており、PNPトランジスタのベース幅が写真製
版ではなくて横方向拡散によつて画成されるため
に、従来の横方向PNPトランジスタ設計に比べて
性能が改良される。このことは、PNPトランジス
タに対する制御の改良、従つて回路飽和特性およ
びその結果得られる速度の改良として現われる。
(2)２重拡散PNPにより、過剰電流が基板へとバイ
パスされて、ダウンレベル入力電流が制限され、
従つて論理回路のフアン・アウト能力が増大す
る。(3)Ｐ+ポリシリコン・エミツタを備えた２重
拡散PNPトランジスタの使用によつて、接点の金
属化は不要となり金属をNPNトランジスタ・ベ
ース接点またはPNPエミツタ上に配線することが
でき、こうして余分のセルないし回路面積をセル
間の配線に利用でき、各セルないし回路中の利用
可能な配線チヤネルを増加させることによつて生
産性が増大する。(4)Ｐ+ポリシリコンを備えた２
重PNPトランジスタの使用によつて併合セル構造
の改良と、２重拡散PNPトランジスタ特性の改良
が同時に実現されること。
第１図は、初期の製造段階における本発明の構
造の平面図である。第２図は、第１図の構造の２
―２線による断面図である。第３図は、もつと後
の製造段階における本発明の構造の断面図であ
る。第４図は、更に後の製造段階における本発明
の構造の断面図である。第５図は、本発明の構造
を有効に利用したT2L回路の線図である。
造の平面図である。第２図は、第１図の構造の２
―２線による断面図である。第３図は、もつと後
の製造段階における本発明の構造の断面図であ
る。第４図は、更に後の製造段階における本発明
の構造の断面図である。第５図は、本発明の構造
を有効に利用したT2L回路の線図である。
Claims (1)
- 【特許請求の範囲】 １ NPNトランジスタと、このトランジスタの
ベース及びコレクタに夫々エミツタ及びベースが
接続された飽和制限用PNPトランジスタとを含む
バイポーラ・トランジスタ論理回路の製造方法に
して、 埋設されたＮ+サブコレクタ領域及びこのサブ
コレクタ領域上のＮ型半導体層を有する半導体基
板上に絶縁層を形成し、 上記サブコレクタ領域上の上記絶縁層の所定位
置に開口を形成し、 上記開口の一部を通して上記半導体層にＮ型ド
ーパントを導入することにより、上記基板の表面
から上記サブコレクタ領域まで延びる、上記PNP
トランジスタのベースとなるＮ+領域を形成し、 上記開口の全領域を通して上記半導体層にＰ型
ドーパントを導入することにより、上記基板の表
面部に、一端が上記Ｎ+領域を越えて延び他端が
上記Ｎ+領域内に位置し、上記Ｎ+領域よりも高い
ドーパント濃度を有する、上記PNPトランジスタ
のエミツタとなるＰ+領域を形成し、 上記半導体層にＰ型ドーパントを導入すること
により、上記Ｎ+領域と接し上記PNPトランジス
タのコレクタとなる第１の領域及び上記Ｐ+領域
と接する上記NPNトランジスタのベースとなる
第２の領域を有する、上記Ｎ+領域よりも低いド
ーパント濃度のＰ型領域を、上記サブコレクタ領
域に届かない深さに形成し、 上記Ｐ型領域の上記第２の領域に上記NPNト
ランジスタのエミツタとなるＮ+領域を形成す
る、 ことを含むバイポーラ・トランジスタ論理回路
の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/163,035 US4390890A (en) | 1980-06-26 | 1980-06-26 | Saturation-limited bipolar transistor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715457A JPS5715457A (en) | 1982-01-26 |
| JPS6233750B2 true JPS6233750B2 (ja) | 1987-07-22 |
Family
ID=22588187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306081A Granted JPS5715457A (en) | 1980-06-26 | 1981-04-10 | Bipolar transistor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4390890A (ja) |
| EP (1) | EP0043007B1 (ja) |
| JP (1) | JPS5715457A (ja) |
| DE (1) | DE3172502D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824018B2 (ja) * | 1979-12-21 | 1983-05-18 | 富士通株式会社 | バイポ−ラｉｃの製造方法 |
| US4706107A (en) * | 1981-06-04 | 1987-11-10 | Nippon Electric Co., Ltd. | IC memory cells with reduced alpha particle influence |
| US4463369A (en) * | 1981-06-15 | 1984-07-31 | Rca | Integrated circuit overload protection device |
| US4501976A (en) * | 1982-09-07 | 1985-02-26 | Signetics Corporation | Transistor-transistor logic circuit with hysteresis |
| DE3247006A1 (de) * | 1982-12-18 | 1984-06-20 | Telefunken electronic GmbH, 6000 Frankfurt | Integrierte transistoranordnung |
| DE3841777C2 (de) * | 1988-12-12 | 1994-06-23 | Telefunken Microelectron | Halbleiteranordnung mit vertikalem npn-Planartransistor |
| US5045911A (en) * | 1989-03-02 | 1991-09-03 | International Business Machines Corporation | Lateral PNP transistor and method for forming same |
| US4996164A (en) * | 1989-03-02 | 1991-02-26 | International Business Machines Corporation | Method for forming lateral PNP transistor |
| DE10028008A1 (de) | 2000-06-06 | 2001-12-13 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
| US8669640B2 (en) * | 2009-07-14 | 2014-03-11 | Freescale Semiconductor, Inc. | Bipolar transistor |
| CN105679834A (zh) | 2009-09-16 | 2016-06-15 | 株式会社半导体能源研究所 | 晶体管及显示设备 |
| KR102054650B1 (ko) | 2009-09-24 | 2019-12-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막 및 반도체 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3890634A (en) * | 1970-10-23 | 1975-06-17 | Philips Corp | Transistor circuit |
| GB1490631A (en) * | 1975-01-10 | 1977-11-02 | Plessey Co Ltd | Transistor arrangement having low charge storage |
| US4110126A (en) * | 1977-08-31 | 1978-08-29 | International Business Machines Corporation | NPN/PNP Fabrication process with improved alignment |
| US4190466A (en) * | 1977-12-22 | 1980-02-26 | International Business Machines Corporation | Method for making a bipolar transistor structure utilizing self-passivating diffusion sources |
-
1980
- 1980-06-26 US US06/163,035 patent/US4390890A/en not_active Expired - Lifetime
-
1981
- 1981-04-10 JP JP5306081A patent/JPS5715457A/ja active Granted
- 1981-06-10 EP EP81104441A patent/EP0043007B1/en not_active Expired
- 1981-06-10 DE DE8181104441T patent/DE3172502D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0043007A3 (en) | 1982-12-29 |
| EP0043007A2 (en) | 1982-01-06 |
| JPS5715457A (en) | 1982-01-26 |
| DE3172502D1 (en) | 1985-11-07 |
| US4390890A (en) | 1983-06-28 |
| EP0043007B1 (en) | 1985-10-02 |
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