JPS62159466A - 半導体装置 - Google Patents
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- JPS62159466A JPS62159466A JP61168988A JP16898886A JPS62159466A JP S62159466 A JPS62159466 A JP S62159466A JP 61168988 A JP61168988 A JP 61168988A JP 16898886 A JP16898886 A JP 16898886A JP S62159466 A JPS62159466 A JP S62159466A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
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- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はツェナーダイオードに関し、より詳細に言えば
、温度補償装置に連結された被表面降伏領域を有するツ
ェナーダイオードに関する。
、温度補償装置に連結された被表面降伏領域を有するツ
ェナーダイオードに関する。
〈従来の技術と解決すべき問題点〉
被表面降伏領域を有するツェナーダイオードは公知であ
る。このようなツェナーダイオードは、例えばツアン（
ＴＳａｎＣｌ）による米国特許第４゜１３６．３４９号
明細書、ダンクレイ（Ｄｕｎｋｌｅｙ＞などによる米国
特許第４，０７９，４０２号明細書、ビーツム（Ｂｅａ
ｓｏｍ）による米国特許第４，３９８，１４２＠及び第
４，３１９゜２５７号両明細書などに開示されている。
る。このようなツェナーダイオードは、例えばツアン（
ＴＳａｎＣｌ）による米国特許第４゜１３６．３４９号
明細書、ダンクレイ（Ｄｕｎｋｌｅｙ＞などによる米国
特許第４，０７９，４０２号明細書、ビーツム（Ｂｅａ
ｓｏｍ）による米国特許第４，３９８，１４２＠及び第
４，３１９゜２５７号両明細書などに開示されている。
ツェナー降伏を被表面領域に限定する理由は、時間に伴
うツェナー降伏電圧のドリフトを回避するためである。
うツェナー降伏電圧のドリフトを回避するためである。
周知のように、表面降伏を生じるツェナーダイオードで
は、一般に降伏が発生するシリコン表面付近に不動態化
または絶縁二酸化ケイ素層が存在するので、降伏電圧の
ドリフトを生じ易い。この効果については上述の各特許
明細書に詳細に記載されている。従って、被表面領域に
於てツェナー降伏を生じさせることにより、降伏電圧の
ドリフトを回避することができる。
は、一般に降伏が発生するシリコン表面付近に不動態化
または絶縁二酸化ケイ素層が存在するので、降伏電圧の
ドリフトを生じ易い。この効果については上述の各特許
明細書に詳細に記載されている。従って、被表面領域に
於てツェナー降伏を生じさせることにより、降伏電圧の
ドリフトを回避することができる。
また、ツェナー降伏電圧が温度によって変化することは
周知である。従って、ツェナーダイオードを温度補償装
置と連結させることにより、大地に関する該ツェナーダ
イオードのカソードに於ける電圧が温度に関して比較的
一定に維持されることは周知である。米国特許第４，３
９８，１４２号明細書には、ツェナーダイオードのカソ
ードに於ける電圧を一定に維持するためにツェナーダイ
オードに連結されたＮＰＮトランジスタを備える回路が
開示されている。米国特許第４，３１９゜２５７＠明細
書には、温度の変化に対応して変化するツェナー降伏を
補償するために、ツェナーダイオードをＮＰＮトランジ
スタに連結した別の装置が開示されている。
周知である。従って、ツェナーダイオードを温度補償装
置と連結させることにより、大地に関する該ツェナーダ
イオードのカソードに於ける電圧が温度に関して比較的
一定に維持されることは周知である。米国特許第４，３
９８，１４２号明細書には、ツェナーダイオードのカソ
ードに於ける電圧を一定に維持するためにツェナーダイ
オードに連結されたＮＰＮトランジスタを備える回路が
開示されている。米国特許第４，３１９゜２５７＠明細
書には、温度の変化に対応して変化するツェナー降伏を
補償するために、ツェナーダイオードをＮＰＮトランジ
スタに連結した別の装置が開示されている。
〈問題点を解決するための手段〉
本発明によれば、被表面降伏を生じるツェナーダイオー
ドのカソードは縦形ＰＮＰバイポーラトランジスタのエ
ミッタ内に形成される。前記ツェナーダイオードは被表
面降伏を生じるので、時間に伴ってツェナー降伏電圧の
ドリフトを生せしめる表面効果が回避される。前記縦形
ＰＮＰトランジスタは温度変化により生じるツェナー降
伏電圧の変化を補償する。
ドのカソードは縦形ＰＮＰバイポーラトランジスタのエ
ミッタ内に形成される。前記ツェナーダイオードは被表
面降伏を生じるので、時間に伴ってツェナー降伏電圧の
ドリフトを生せしめる表面効果が回避される。前記縦形
ＰＮＰトランジスタは温度変化により生じるツェナー降
伏電圧の変化を補償する。
ＰＮＰトランジスタはツェナーダイオードの直下に形成
されるので、該ツェナーダイオードと同−の温度であり
、該ＰＮＰトランジスタがツェナーダイオードから離れ
た位置に配置されている場合よりも正確に温度補償をす
ることができる。更に、ツェナーダイオードはＰＮＰト
ランジスタのエミッタ内に形成されるので、エミッタ接
点またはアノード接点を設ける必要がなく、かつエミッ
タ接点及びアノード接点が必要とされる場合よりも小さ
い面積のトランジスタを構成することができる。
されるので、該ツェナーダイオードと同−の温度であり
、該ＰＮＰトランジスタがツェナーダイオードから離れ
た位置に配置されている場合よりも正確に温度補償をす
ることができる。更に、ツェナーダイオードはＰＮＰト
ランジスタのエミッタ内に形成されるので、エミッタ接
点またはアノード接点を設ける必要がなく、かつエミッ
タ接点及びアノード接点が必要とされる場合よりも小さ
い面積のトランジスタを構成することができる。
カソードが直接にエミッタ内に形成されるので、ＰＮＰ
エミッタを通過する横方向の電流が発生せず、そのため
にＰＮＰトランジスタのエミッタ内に於ける横方向の電
流による抵抗電圧降下が発生しない。本発明による上述
の効果及びその他の利点については、添附図面を参照し
つつ以下の説明より明らかになると思う。
エミッタを通過する横方向の電流が発生せず、そのため
にＰＮＰトランジスタのエミッタ内に於ける横方向の電
流による抵抗電圧降下が発生しない。本発明による上述
の効果及びその他の利点については、添附図面を参照し
つつ以下の説明より明らかになると思う。
〈実施例〉
本発明によりツェナーダイオード及び温度補償ＰＮＰト
ランジスタを形成する方法は、最初に第１図に示すよう
に半導体ウェハ１０をフォトレジスト層１２で被覆する
。以下の説明に於ては、符号１１は半導体基板であり、
かつ符号１０はウェハ、即ち基板１１及び該基板上に直
接または間接に形成されるすべての膜層である。本発明
による実施例に於ては、半導体ウェハ１０は結晶配向が
［１００］のＰ型シリコンからなり、かつ比抵抗が約３
０〜５０Ω−ｃｍであるが、別の半導体材料、結晶配向
または比抵抗を使用することもできる。
ランジスタを形成する方法は、最初に第１図に示すよう
に半導体ウェハ１０をフォトレジスト層１２で被覆する
。以下の説明に於ては、符号１１は半導体基板であり、
かつ符号１０はウェハ、即ち基板１１及び該基板上に直
接または間接に形成されるすべての膜層である。本発明
による実施例に於ては、半導体ウェハ１０は結晶配向が
［１００］のＰ型シリコンからなり、かつ比抵抗が約３
０〜５０Ω−ｃｍであるが、別の半導体材料、結晶配向
または比抵抗を使用することもできる。
第１図に関して、後に形成されるＰＮＰトランジスタの
ベースを郭定するために、窓１４が従来技術によりフォ
トレジスト層１２内に形成される。
ベースを郭定するために、窓１４が従来技術によりフォ
トレジスト層１２内に形成される。
次にＮ型ベース１６が窓１４により郭定される領域内に
形成される。本実施例に於ては、これは例えば燐イオン
のようなＮ型イオンを使用するイオン注入法をウェハ１
０に用いることにより行なわれる。
形成される。本実施例に於ては、これは例えば燐イオン
のようなＮ型イオンを使用するイオン注入法をウェハ１
０に用いることにより行なわれる。
第２図に関して、次にフォトレジスト層１２を除去し、
ウェハ１０をフォトレジスト層１８で被覆する。フォト
レジスト層１８を選択的に露光しかつ露光部分を除去す
ることによりパターン形成することによって、窓２０ａ
、２０ｂ、２０Ｇを形成する。窓２０ａ、２０Ｇは基板
１１への電気接点が形成される領域と一致し、窓２０ｂ
は組合せツェナーダイオードアノード及びＰＮＰトラン
ジスタエミッタの部分を郭定する。次に、例えば硼素イ
オンのようなＰ型イオンを使用してウェハ１０にウオン
注入法を用いることにより、Ｐ＋領域２２を形成する。
ウェハ１０をフォトレジスト層１８で被覆する。フォト
レジスト層１８を選択的に露光しかつ露光部分を除去す
ることによりパターン形成することによって、窓２０ａ
、２０ｂ、２０Ｇを形成する。窓２０ａ、２０Ｇは基板
１１への電気接点が形成される領域と一致し、窓２０ｂ
は組合せツェナーダイオードアノード及びＰＮＰトラン
ジスタエミッタの部分を郭定する。次に、例えば硼素イ
オンのようなＰ型イオンを使用してウェハ１０にウオン
注入法を用いることにより、Ｐ＋領域２２を形成する。
以下に説明するように、Ｐ＋領域２２が、それぞれ後に
形成されるＰＮＰトランジスタ及びツェナーダイオード
についての組合せエミッタ及びアノードの部分を形成す
る。イオン注入を行なう際に、Ｐ＋領域２１ａ、２’ｌ
ｂが形成される。これは、以下に説明するように、後に
行なわれる基板１１への電気接点の形成を容易にするた
めである。
形成されるＰＮＰトランジスタ及びツェナーダイオード
についての組合せエミッタ及びアノードの部分を形成す
る。イオン注入を行なう際に、Ｐ＋領域２１ａ、２’ｌ
ｂが形成される。これは、以下に説明するように、後に
行なわれる基板１１への電気接点の形成を容易にするた
めである。
第３図に関して、フォトレジスト層１８が除去され、か
つウェハ１０にフォトレジストＥ２４が被覆される。フ
ォトレジスト層２４を選択的に露光しかつ該露光部分を
除去することによりパターン形成することによって、窓
領域２６を形成する。
つウェハ１０にフォトレジストＥ２４が被覆される。フ
ォトレジスト層２４を選択的に露光しかつ該露光部分を
除去することによりパターン形成することによって、窓
領域２６を形成する。
窓領域２６は後に形成されるＰ領域２８を郭定する。Ｐ
領域２８は以下に詳述するように、ツェナーダイオード
の被表面部分にツェナー降伏を制限するために使用され
る。
領域２８は以下に詳述するように、ツェナーダイオード
の被表面部分にツェナー降伏を制限するために使用され
る。
次に、ウェハ１０にイオン注入を行ない、硼素イオンの
ようなＰ型イオンを窓２６より露出されたウェハ１０の
部分に注入することにより、Ｐ領域２８を形成する。第
３図に於ては、Ｐ領域２８について２個の領域が図示さ
れているが、Ｐ領域２８はＰ領域２１を横方向に包囲す
るように隣接する１個の領域からなる。重要なことは、
Ｐ領域２８に於けるドーピングエージェント濃度がＰ領
域２２に於けるドーピングエージェント濃度よりも低い
ことである。以下の説明から明らかになるように、これ
によってツェナー降伏を後に形成されるツェナーダイオ
ードの被表面領域に制限することが容易になる。
ようなＰ型イオンを窓２６より露出されたウェハ１０の
部分に注入することにより、Ｐ領域２８を形成する。第
３図に於ては、Ｐ領域２８について２個の領域が図示さ
れているが、Ｐ領域２８はＰ領域２１を横方向に包囲す
るように隣接する１個の領域からなる。重要なことは、
Ｐ領域２８に於けるドーピングエージェント濃度がＰ領
域２２に於けるドーピングエージェント濃度よりも低い
ことである。以下の説明から明らかになるように、これ
によってツェナー降伏を後に形成されるツェナーダイオ
ードの被表面領域に制限することが容易になる。
本発明の方法によれば、この段階に於て、ウェハ１０が
ＰＮＰトランジスタのエミッタであるＰ領域２２．２８
と、ＰＮＰトランジスタのコレク夕でおるＰ基板１１に
形成されるＰＮＰトランジスタのベースであるＮ領域１
６とを備えている。
ＰＮＰトランジスタのエミッタであるＰ領域２２．２８
と、ＰＮＰトランジスタのコレク夕でおるＰ基板１１に
形成されるＰＮＰトランジスタのベースであるＮ領域１
６とを備えている。
第４図に関して、次にフォトレジスト層２４を除去し、
かつウェハ１０をフォトレジスト層３０で被覆する。更
にフォトレジスト層３０を選択的に露光しかつ該露光部
分を除去することによってパターン形成することにより
、窓３２ａ、３２ｂ、３２Ｇを形成する。窓３２ａ、３
２Ｇは後に形成されるベース領域１６への電気接点と一
致する。
かつウェハ１０をフォトレジスト層３０で被覆する。更
にフォトレジスト層３０を選択的に露光しかつ該露光部
分を除去することによってパターン形成することにより
、窓３２ａ、３２ｂ、３２Ｇを形成する。窓３２ａ、３
２Ｇは後に形成されるベース領域１６への電気接点と一
致する。
Ｎ型カソード３６が窓３２ｂにより郭定される領域内に
形成される。実施例に於ては、これを例えば砒素イオン
を使用するＮ型イオン注入法をウェハ１０に用いること
により行なう。
形成される。実施例に於ては、これを例えば砒素イオン
を使用するＮ型イオン注入法をウェハ１０に用いること
により行なう。
重要なことは、Ｐ＠域２２がＰ領域２８よりも高いドー
ピングエージェント濃度を有するので、領域３６と領域
２２との間のＰＮ接合２３に於けるツェナー降伏電圧が
領域３６と領域２８との間のＰＮ接合２９に於けるツェ
ナー降伏電圧よりも低いことである。ツェナー降伏は、
低い方の降伏電圧を有する接合、即ち全体的にウェハ１
０の表面下に形成される接合２３に於て発生する。この
ようにしてツェナーダイオードが被表面降伏を生じるよ
うに形成される。
ピングエージェント濃度を有するので、領域３６と領域
２２との間のＰＮ接合２３に於けるツェナー降伏電圧が
領域３６と領域２８との間のＰＮ接合２９に於けるツェ
ナー降伏電圧よりも低いことである。ツェナー降伏は、
低い方の降伏電圧を有する接合、即ち全体的にウェハ１
０の表面下に形成される接合２３に於て発生する。この
ようにしてツェナーダイオードが被表面降伏を生じるよ
うに形成される。
カソード３６が形成される際に、窓３２ａ、３２Ｇによ
りそれぞれ郭定されるＮ＋領域３７ａ１３７ｂが形成さ
れる。これによりＰＮＰトランジスタのベース領域１６
への電気接続が容易になる。
りそれぞれ郭定されるＮ＋領域３７ａ１３７ｂが形成さ
れる。これによりＰＮＰトランジスタのベース領域１６
への電気接続が容易になる。
第５図に関して、次にフォトレジスト層３０を除去し、
かつ二酸化硅素層４０をウェハ１０上に形成する。他の
実施例に於ては、二酸化硅素Ｍ４０はウェハ１０内に形
成されるさまざまな領域と関連するさまざまな拡散過程
に於て形成される。
かつ二酸化硅素層４０をウェハ１０上に形成する。他の
実施例に於ては、二酸化硅素Ｍ４０はウェハ１０内に形
成されるさまざまな領域と関連するさまざまな拡散過程
に於て形成される。
次に７オトレジスト層４２をウェハ１０上に形成し、か
つ従来技術を用いてパターン形成して窓領域４４８〜４
４ｅを形成する。以下の説明から明らかになるように、
窓領［４４ａ、４４ｂがＰＮＰトランジスタのコレクタ
で必るＰ型基板１１への電気接点を郭定し、窓領ｖ１．
４４ｂ、４４ｄがＮ型ベース領域１６への電気接点を郭
定し、かつ窓領域４４Ｇがカソード３６への電気接点を
郭定する。次に窓領域４４ａ〜４４ｅの下の二酸化硅素
層４０の部分を従来のエツチング技術を用いて、即ちウ
ェハ１０を緩衝フッ化水素（ＨＦ）溶液内に配置するこ
とにより除去する。
つ従来技術を用いてパターン形成して窓領域４４８〜４
４ｅを形成する。以下の説明から明らかになるように、
窓領［４４ａ、４４ｂがＰＮＰトランジスタのコレクタ
で必るＰ型基板１１への電気接点を郭定し、窓領ｖ１．
４４ｂ、４４ｄがＮ型ベース領域１６への電気接点を郭
定し、かつ窓領域４４Ｇがカソード３６への電気接点を
郭定する。次に窓領域４４ａ〜４４ｅの下の二酸化硅素
層４０の部分を従来のエツチング技術を用いて、即ちウ
ェハ１０を緩衝フッ化水素（ＨＦ）溶液内に配置するこ
とにより除去する。
その後に、フォトレジスト層４２を除去し、かつウェハ
１０を第６図に示すように導電材料層４６で被覆する。
１０を第６図に示すように導電材料層４６で被覆する。
本実施例に於ては、導電材料層４６はアルミニウムまた
はアルミニウム合金のような金属からなるが、多結晶シ
リコンのような他のＳ電材料を使用することもできる。
はアルミニウム合金のような金属からなるが、多結晶シ
リコンのような他のＳ電材料を使用することもできる。
導電材料層４６に従来技術を用いてパターンを形成する
。即ちウェハ１０に図示していないフォトレジスト層を
被覆し、該フォトレジスト層にパターンを形成すること
により前記導電材料層の部分を露出し、該露出部分を除
去しかつ残存フォトレジスト層を除去する。
。即ちウェハ１０に図示していないフォトレジスト層を
被覆し、該フォトレジスト層にパターンを形成すること
により前記導電材料層の部分を露出し、該露出部分を除
去しかつ残存フォトレジスト層を除去する。
第７図にＲ終的な＠造の概略図を示す。第７図かられか
るように、Ｎ十カンード３６とＰ＋アノード２２との接
合がツェナーダイオードＤのＰＮ接合を形成する。Ｐ十
領域２２とＰ領域２８とがＰＮＰトランジスタＱのエミ
ッタＥを形成する。
るように、Ｎ十カンード３６とＰ＋アノード２２との接
合がツェナーダイオードＤのＰＮ接合を形成する。Ｐ十
領域２２とＰ領域２８とがＰＮＰトランジスタＱのエミ
ッタＥを形成する。
Ｎｆｆ１域１６がトランジスタＱのベースＢを形成し、
かつ基板１１がトランジスタＱのコレクタＣを形成する
。ベースＢ及びコレクタＣは、それぞれＮ領域１６及び
基板１１の横抵抗に適合する抵抗ＲＢ、ＲＣを介して接
地されている。
かつ基板１１がトランジスタＱのコレクタＣを形成する
。ベースＢ及びコレクタＣは、それぞれＮ領域１６及び
基板１１の横抵抗に適合する抵抗ＲＢ、ＲＣを介して接
地されている。
第１図乃至第６図に示すツェナーダイオード及びトラン
ジスタは、Ｐ型基板１１がコレクタとして機能するが、
他の実施例に於ては、Ｎ型基板またはエピタキシャル層
内に於けるＰウェルがＰＮＰコレクタとして機能する。
ジスタは、Ｐ型基板１１がコレクタとして機能するが、
他の実施例に於ては、Ｎ型基板またはエピタキシャル層
内に於けるＰウェルがＰＮＰコレクタとして機能する。
以上本発明について特定の実施例に基づいて説明したが
、本発明の技術的範囲内に於て上述の実施例にさまざま
な変形または変更を加えて実施し得ることは当業者にと
って明らかである。
、本発明の技術的範囲内に於て上述の実施例にさまざま
な変形または変更を加えて実施し得ることは当業者にと
って明らかである。
第１図乃至第６図は、本発明により形成されるツェナー
ダイオード及び温度補償トランジスタの各過程に於ける
断面図である。 第７図は、第６図示のツェナーダイオード及び温度補償
トランジスタの構造を示す概略図である。 １０・・・ウェハ １１・・・半導体基板１２・
・・フォトレジスト層 １４・・・窓 １６・・・Ｎ型ベース１８・
・・フォトレジスト層 ２０ａ、２０ｂ、２０Ｇ−１ ２１ａ、２１ ｂ、 ２２−Ｐ＋領域 ２３・・・ＰＮ接合 ２４・・・フォトレジスト層
２６・・・窓領域 ２８・・・Ｐ領域２９・・・
ＰＮ接合 ３０・・・フォトレジスト層３２ａ、３
２ｂ、３２ｃｍ・・窓 ３６・・・Ｎ型カソード ３７ａ、３７ｂ・・・Ｎ＋領
域４０・・・二酸化硅素層 ４２・・・フォトレジスト
層４４ａ〜４４ｅ・・・窓領域 ４６・・・導電材料層 Ｂ・・・ベースＣ・・・コレ
クタ Ｄ・・・ツェナーダイオードＥ・・・エミ
ッタ Ｑ・・・ＰＮＰトランジスタＲＢ、ＲＣ・
・・抵抗 図面のｆｌＦに（内容に坐史なＬ） 第４図 第７図 （方式） ％式％ ２、発明の名称 回路と回路製造方法と半導体装置 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人 居 所 〒１０２ 東京都千代田区飯田橋１−２３
−６渋澤ビル 電話 ２６２−１７６１ 昭和６１年９月３日（発送日昭和６１年９月３０日）６
、補正により増加する発明の数 ０手続補正書（自発
） 昭和６２年１月１９日 昭和６１年特許願第１６８９８８号 ２、発明の名称 回路と回路製造方法と半導体装置 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人
ダイオード及び温度補償トランジスタの各過程に於ける
断面図である。 第７図は、第６図示のツェナーダイオード及び温度補償
トランジスタの構造を示す概略図である。 １０・・・ウェハ １１・・・半導体基板１２・
・・フォトレジスト層 １４・・・窓 １６・・・Ｎ型ベース１８・
・・フォトレジスト層 ２０ａ、２０ｂ、２０Ｇ−１ ２１ａ、２１ ｂ、 ２２−Ｐ＋領域 ２３・・・ＰＮ接合 ２４・・・フォトレジスト層
２６・・・窓領域 ２８・・・Ｐ領域２９・・・
ＰＮ接合 ３０・・・フォトレジスト層３２ａ、３
２ｂ、３２ｃｍ・・窓 ３６・・・Ｎ型カソード ３７ａ、３７ｂ・・・Ｎ＋領
域４０・・・二酸化硅素層 ４２・・・フォトレジスト
層４４ａ〜４４ｅ・・・窓領域 ４６・・・導電材料層 Ｂ・・・ベースＣ・・・コレ
クタ Ｄ・・・ツェナーダイオードＥ・・・エミ
ッタ Ｑ・・・ＰＮＰトランジスタＲＢ、ＲＣ・
・・抵抗 図面のｆｌＦに（内容に坐史なＬ） 第４図 第７図 （方式） ％式％ ２、発明の名称 回路と回路製造方法と半導体装置 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人 居 所 〒１０２ 東京都千代田区飯田橋１−２３
−６渋澤ビル 電話 ２６２−１７６１ 昭和６１年９月３日（発送日昭和６１年９月３０日）６
、補正により増加する発明の数 ０手続補正書（自発
） 昭和６２年１月１９日 昭和６１年特許願第１６８９８８号 ２、発明の名称 回路と回路製造方法と半導体装置 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人
Claims (11)
- （１）ベースとエミッタとコレクタとを有するトランジ
スタと、 前記トランジスタのエミッタにより形成されたアノード
と前記エミッタ内に形成されたカソードとを有するツェ
ナーダイオードとからなることを特徴とする回路。 - （２）トランジスタが縦形トランジスタであることを特
徴とする特許請求の範囲第１項に記載の回路。 - （３）トランジスタがＰＮＰトランジスタであることを
特徴とする特許請求の範囲第２項に記載の回路。 - （４）トランジスタのコレクタ及びベースが接地されて
いることを特徴とする特許請求の範囲第１項に記載の回
路。 - （５）ベース及びコレクタが抵抗接地されていることを
特徴とする特許請求の範囲第１項に記載の回路。 - （６）コレクタが半導体ウェハの基板であることを特徴
とする特許請求の範囲第１項に記載の回路。 - （７）ツェナーダイオードが被表面降伏を生じることを
特徴とする特許請求の範囲第１項に記載の回路。 - （８）第１比抵抗を有する基板内に前記第１比抵抗と反
対の第２比抵抗を有する第１領域を形成する過程と、 前記第１領域内に前記第１比抵抗を有する第２領域を形
成する過程と、 前記第１比抵抗を有し、前記第２領域を包囲し、かつ前
記第２領域よりもドーピングエージェント濃度が低い第
３領域を前記第１領域内に形成する過程と、 前記第２比抵抗を有し、前記第２領域との間に被表面接
合が形成され、かつ前記第３領域との間に接合が形成さ
れると共に、ツェナーダイオードの降伏を前記第２領域
との接合に制限する第４領域を前記第３領域内に形成す
る過程と、 前記基板と前記第１領域とを基準電圧を受けるための第
１アノードに結合する過程 とからなることを特徴とする回路製造方法。 - （９）主表面を有する半導体装置であつて、第１比抵抗
を有し、トランジスタのコレクタとして機能する第１半
導体領域と、 前記第１比抵抗とは反対の第２比抵抗を有し、前記トラ
ンジスタのベースとして機能する第２半導体領域と、 前記第１比抵抗を有し、前記第２半導体領域内に形成さ
れ、ツェナーダイオードのアノードとして機能し、かつ
前記トランジスタのエミッタの少なくとも部分として機
能する第３半導体領域と、前記第３半導体領域の上方に
形成され、前記第２比抵抗を有し、前記ツェナーダイオ
ードのカソードとして機能し、かつ前記主表面の下方に
前記第３領域との接合を有する第４半導体領域 とからなることを特徴とする半導体装置。 - （１０）第１比抵抗を有する第５半導体領域を備えてお
り、前記第５半導体領域が第４半導体領域を横方向に包
囲し、かつトランジスタのエミッタの部分として機能す
ると共に、前記第５半導体領域と第４半導体領域とのＰ
Ｎ接合の降伏電圧が第３半導体領域と前記第４半導体領
域との間のＰＮ接合の降伏電圧よりも大きいことにより
ツェナーダイオードが被表面降伏を生じることを特徴と
する特許請求の範囲第９項に記載の半導体装置。 - （１１）第２半導体領域が第１半導体領域内に形成され
ることを特徴とする特許請求の範囲第１０項に記載の半
導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/816,593 US4766469A (en) | 1986-01-06 | 1986-01-06 | Integrated buried zener diode and temperature compensation transistor |
| US816593 | 1991-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159466A true JPS62159466A (ja) | 1987-07-15 |
| JPH0799760B2 JPH0799760B2 (ja) | 1995-10-25 |
Family
ID=25221063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168988A Expired - Fee Related JPH0799760B2 (ja) | 1986-01-06 | 1986-07-17 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4766469A (ja) |
| EP (1) | EP0232589B1 (ja) |
| JP (1) | JPH0799760B2 (ja) |
| DE (1) | DE3689705T2 (ja) |
| HK (1) | HK1008116A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| US5107309A (en) * | 1989-12-18 | 1992-04-21 | Honeywell Inc. | Double diffused leadout for a semiconductor device |
| US5027165A (en) * | 1990-05-22 | 1991-06-25 | Maxim Integrated Products | Buried zener diode |
| US5179030A (en) * | 1991-04-26 | 1993-01-12 | Unitrode Corporation | Method of fabricating a buried zener diode simultaneously with other semiconductor devices |
| FR2678430B1 (fr) * | 1991-06-28 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Diode a avalanche dans un circuit integre bipolaire. |
| FR2702308B1 (fr) * | 1993-03-01 | 1995-05-24 | Sgs Thomson Microelectronics | Diode à avalanche dans un circuit intégré bipolaire. |
| DE19526902A1 (de) * | 1995-07-22 | 1997-01-23 | Bosch Gmbh Robert | Monolithisch integrierte planare Halbleiteranordnung |
| US5701071A (en) * | 1995-08-21 | 1997-12-23 | Fujitsu Limited | Systems for controlling power consumption in integrated circuits |
| IT1289513B1 (it) * | 1996-12-23 | 1998-10-15 | Sgs Thomson Microelectronics | Struttura integrata con dispositivo a soglia di conduzione inversa prestabilita |
| KR100800252B1 (ko) * | 2002-03-05 | 2008-02-01 | 매그나칩 반도체 유한회사 | 씨모스 공정을 이용한 다이오드 소자의 제조 방법 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5485366A (en) * | 1977-12-19 | 1979-07-06 | Nec Corp | Semiconductor integrated circuit for constant voltage |
Family Cites Families (18)
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| US4127859A (en) * | 1977-02-25 | 1978-11-28 | National Semiconductor Corporation | Integrated circuit subsurface zener diode |
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| US4398142A (en) * | 1981-10-09 | 1983-08-09 | Harris Corporation | Kelvin-connected buried zener voltage reference circuit |
| DE3151437A1 (de) * | 1981-12-24 | 1983-07-07 | Deutsche Itt Industries Gmbh, 7800 Freiburg | "verfahren zum herstellen einer vergrabenen zenerdiode" |
| JPS5988871A (ja) * | 1982-11-12 | 1984-05-22 | バ−・ブラウン・コ−ポレ−ション | 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法 |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| JPS61135147A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4672403A (en) * | 1985-09-23 | 1987-06-09 | National Semiconductor Corporation | Lateral subsurface zener diode |
-
1986
- 1986-01-06 US US06/816,593 patent/US4766469A/en not_active Expired - Lifetime
- 1986-07-17 JP JP61168988A patent/JPH0799760B2/ja not_active Expired - Fee Related
- 1986-10-30 EP EP86308461A patent/EP0232589B1/en not_active Expired - Lifetime
- 1986-10-30 DE DE3689705T patent/DE3689705T2/de not_active Expired - Fee Related
-
1998
- 1998-06-27 HK HK98107206A patent/HK1008116A1/xx not_active IP Right Cessation
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799760B2 (ja) | 1995-10-25 |
| HK1008116A1 (en) | 1999-04-30 |
| EP0232589A2 (en) | 1987-08-19 |
| EP0232589A3 (en) | 1989-07-26 |
| DE3689705D1 (de) | 1994-04-14 |
| DE3689705T2 (de) | 1994-06-23 |
| US4766469A (en) | 1988-08-23 |
| EP0232589B1 (en) | 1994-03-09 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |