JPH0312782B2 - - Google Patents
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- JPH0312782B2 JPH0312782B2 JP23175483A JP23175483A JPH0312782B2 JP H0312782 B2 JPH0312782 B2 JP H0312782B2 JP 23175483 A JP23175483 A JP 23175483A JP 23175483 A JP23175483 A JP 23175483A JP H0312782 B2 JPH0312782 B2 JP H0312782B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】
産業上の利用分野
この発明は、ピン端子からのサージ破壊から回
路素子を保護するために、サージ対策用素子の抵
抗とダイオードの面積を効率よく集積化をはかつ
た半導体集積回路に関するものである。
路素子を保護するために、サージ対策用素子の抵
抗とダイオードの面積を効率よく集積化をはかつ
た半導体集積回路に関するものである。
従来例の構成とその問題点
半導体集積回路においては、サージ破壊から集
積化された素子を保護することが大切である。こ
のため、サージ保護用回路は第1図に示すよう
に、ピン端子aと回路端子bの間に100〜1000Ω
の抵抗Rを直列に挿入しプラスおよびマイナスサ
ージを減衰させ、サージ破壊から素子を保護する
とともに、ピン端子aと電源端子(Vcc)cの間
にカソードが電源端子側に接続される関係を成立
させてダイオードD1を挿入し、プラスサージを
電源端子cを経て電源ラインへ逃がす方法および
ピン端子aとグラウンド(基板)の間にカソード
がピン端子a側に接続される関係を成立させてダ
イオードD2を挿入し、マイナスサージをグラウ
ンド(基板)へ逃がすことによりサージ破壊から
素子を保護する方法が取られている。
積化された素子を保護することが大切である。こ
のため、サージ保護用回路は第1図に示すよう
に、ピン端子aと回路端子bの間に100〜1000Ω
の抵抗Rを直列に挿入しプラスおよびマイナスサ
ージを減衰させ、サージ破壊から素子を保護する
とともに、ピン端子aと電源端子(Vcc)cの間
にカソードが電源端子側に接続される関係を成立
させてダイオードD1を挿入し、プラスサージを
電源端子cを経て電源ラインへ逃がす方法および
ピン端子aとグラウンド(基板)の間にカソード
がピン端子a側に接続される関係を成立させてダ
イオードD2を挿入し、マイナスサージをグラウ
ンド(基板)へ逃がすことによりサージ破壊から
素子を保護する方法が取られている。
第2図は、このようなサージ保護用の回路を構
成する抵抗とダイオードが集積化された部分を拡
大して示した断面図である。この構造は、抵抗と
ダイオードのそれぞれの素子がpn接合分離され
た別々の島領域中に形成された構造となつてい
る。この構造は、p形シリコン基板1にn形埋め
込み層2と21と22を形成したのち、n形シリ
コンエピタキシヤル層を成長させる。さらに抵抗
とダイオードを作り込む島領域3と31と32を
n形埋め込み層2と21と22の上に形成するた
めに、これらのn形埋め込み層の周囲のn形のエ
ピタキシヤル層をp形の分離領域4に変換する。
これらの島領域の内2つの島領域3と31の中に
拡散前面がn形埋め込み層2と21まで達する深
い拡散の高濃度のn形拡散領域5と51をそれぞ
れ作り込みダイオードD1とダイオードD2のカソ
ードコンタクト領域を形成し、また島領域3の部
分にp形拡散領域6を形成してダイオードD1の
アノード側を形成すると同時に、他の島領域32
の中にもp形の拡散領域7を作り込み抵抗領域を
形成する。最後に、抵抗とダイオードのコンタク
ト形成部分に窓をあけてダイオードD1のカソー
ドに繋る電極8、ダイオードD1のアノード電極
とダイオードD2のカソード電極および抵抗の一
方の端子電極を相互接続する電極81および抵抗
の他端に繋る電極82を形成する過程を経ること
によつて実現される。なお9と91はカソード電
極のオーミツク接触をはかるため、トランジスタ
のエミツタ領域と同時に形成されるオーミツク接
触層である。
成する抵抗とダイオードが集積化された部分を拡
大して示した断面図である。この構造は、抵抗と
ダイオードのそれぞれの素子がpn接合分離され
た別々の島領域中に形成された構造となつてい
る。この構造は、p形シリコン基板1にn形埋め
込み層2と21と22を形成したのち、n形シリ
コンエピタキシヤル層を成長させる。さらに抵抗
とダイオードを作り込む島領域3と31と32を
n形埋め込み層2と21と22の上に形成するた
めに、これらのn形埋め込み層の周囲のn形のエ
ピタキシヤル層をp形の分離領域4に変換する。
これらの島領域の内2つの島領域3と31の中に
拡散前面がn形埋め込み層2と21まで達する深
い拡散の高濃度のn形拡散領域5と51をそれぞ
れ作り込みダイオードD1とダイオードD2のカソ
ードコンタクト領域を形成し、また島領域3の部
分にp形拡散領域6を形成してダイオードD1の
アノード側を形成すると同時に、他の島領域32
の中にもp形の拡散領域7を作り込み抵抗領域を
形成する。最後に、抵抗とダイオードのコンタク
ト形成部分に窓をあけてダイオードD1のカソー
ドに繋る電極8、ダイオードD1のアノード電極
とダイオードD2のカソード電極および抵抗の一
方の端子電極を相互接続する電極81および抵抗
の他端に繋る電極82を形成する過程を経ること
によつて実現される。なお9と91はカソード電
極のオーミツク接触をはかるため、トランジスタ
のエミツタ領域と同時に形成されるオーミツク接
触層である。
ところで、この構造では、抵抗とダイオードの
それぞれの素子が別々の島領域の中に作り込まれ
るため全体の基板に占める面積が大きくなり、集
積度を高める面で不都合が生じる。
それぞれの素子が別々の島領域の中に作り込まれ
るため全体の基板に占める面積が大きくなり、集
積度を高める面で不都合が生じる。
発明の目的
本発明は、上記の不都合を排除することができ
る半導体集積回路、すなわち、サージ保護用の抵
抗とダイオードを一つの島領域に作り込み、サー
ジ保護用の回路により占拠される基板面積を小さ
くしながらもダイオード部分のpn接合面積はサ
ージ保護効果を十分に高めることができる大きな
面積とすることができる半導体集積回路の提供を
目的とするものである。
る半導体集積回路、すなわち、サージ保護用の抵
抗とダイオードを一つの島領域に作り込み、サー
ジ保護用の回路により占拠される基板面積を小さ
くしながらもダイオード部分のpn接合面積はサ
ージ保護効果を十分に高めることができる大きな
面積とすることができる半導体集積回路の提供を
目的とするものである。
発明の構成
本発明の半導体集積回路は、一導電形の半導体
基板上に、これとは逆導電形の半導体層を形成
し、同半導体層中にこれとは同一導電形の第1の
高濃度領域とこれと逆導電形の抵抗領域が形成さ
れ、同抵抗領域中にこれとは逆導電形の第2の高
濃度領域が形成され、前記第1の高濃度領域およ
び前記抵抗領域の一方のコンタクト部分とを包含
した領域と前記抵抗領域の他方のコンタクト部分
および前記第2の高濃度領域に電極が形成された
構造のものである。この構造によれば、サージ保
護用の抵抗とダイオードが1つの島領域に集積さ
れ、かつダイオード面積が抵抗領域分だけ大きく
なりサージ効果が改善される。
基板上に、これとは逆導電形の半導体層を形成
し、同半導体層中にこれとは同一導電形の第1の
高濃度領域とこれと逆導電形の抵抗領域が形成さ
れ、同抵抗領域中にこれとは逆導電形の第2の高
濃度領域が形成され、前記第1の高濃度領域およ
び前記抵抗領域の一方のコンタクト部分とを包含
した領域と前記抵抗領域の他方のコンタクト部分
および前記第2の高濃度領域に電極が形成された
構造のものである。この構造によれば、サージ保
護用の抵抗とダイオードが1つの島領域に集積さ
れ、かつダイオード面積が抵抗領域分だけ大きく
なりサージ効果が改善される。
実施例の説明
第3図は、本発明の半導体集積回路の特徴部分
であるサージ保護用の抵抗とダイオードが1つの
島領域に集積化された構造部分を拡大して示した
断面図である。p形シリコン基板1の中に作り込
まれたn形埋め込み層23の上部には、周囲がp
形分離領域4で包囲されたn形の島領域33があ
り、この島領域の中にダイオードD2のカソード
コンタクト領域となる拡散前面がn形埋め込み層
23まで達する深い拡散の高濃度のn形領域52
とダイオードD1のアノード領域と抵抗領域とを
兼ねるp形の拡散領域71が形成される。また、
このp形拡散領域71の中にダイオードD1のカ
ソードとなる浅い拡散の高濃度のn形領域10が
形成されると同時にダイオードD2のカソードコ
ンタクトとなる領域52内にオーミツク接触層9
2が形成されている。更に、ダイオードD2のカ
ソードのオーミツク接触層92とp形拡散領域7
1の一方のコンタクト部分を包含する領域に電極
81とダイオードD1のカソードとなる浅い拡散
の高濃度のn形領域10に電極8およびp形拡散
領域の他方のコンタクト部分に電極82が設けら
れた構造となつている。
であるサージ保護用の抵抗とダイオードが1つの
島領域に集積化された構造部分を拡大して示した
断面図である。p形シリコン基板1の中に作り込
まれたn形埋め込み層23の上部には、周囲がp
形分離領域4で包囲されたn形の島領域33があ
り、この島領域の中にダイオードD2のカソード
コンタクト領域となる拡散前面がn形埋め込み層
23まで達する深い拡散の高濃度のn形領域52
とダイオードD1のアノード領域と抵抗領域とを
兼ねるp形の拡散領域71が形成される。また、
このp形拡散領域71の中にダイオードD1のカ
ソードとなる浅い拡散の高濃度のn形領域10が
形成されると同時にダイオードD2のカソードコ
ンタクトとなる領域52内にオーミツク接触層9
2が形成されている。更に、ダイオードD2のカ
ソードのオーミツク接触層92とp形拡散領域7
1の一方のコンタクト部分を包含する領域に電極
81とダイオードD1のカソードとなる浅い拡散
の高濃度のn形領域10に電極8およびp形拡散
領域の他方のコンタクト部分に電極82が設けら
れた構造となつている。
次に上記の構造を得るための製造方法を第4図
〜第7図を用いて具体的に説明する。
〜第7図を用いて具体的に説明する。
まず、p形シリコン基板1の中に酸化シリコン
膜をマスクとして砒素(As)あるいはアンチモ
ン(Sb)をスピンオン法やイオン注入法あるい
はカプセル法により選択的にドープしてn形埋め
込み層23を形成する。こののち、表面の酸化シ
リコン膜をすべて除去し、引き続いて表面全体に
比抵抗が0.5〜10Ωcmのn形シリコン層を1〜
30μmの厚さにエピタキシヤル成長させる。次い
でn形シリコンエピタキシヤル層の表面全域に厚
さが0.3〜2μmの酸化シリコン膜11を形成する。
次に、n形埋め込み層23の周囲を取りまくよう
にして酸化シリコン膜を選択的に除去し、露出さ
せたn形シリコンエピタキシヤル層の中へ熱拡散
法あるいはイオン注入法によりボロン(B)をド
ープしてp形分離領域4を形成し、n形シリコン
エピタキシヤル層を島領域33に分離する(第4
図)。
膜をマスクとして砒素(As)あるいはアンチモ
ン(Sb)をスピンオン法やイオン注入法あるい
はカプセル法により選択的にドープしてn形埋め
込み層23を形成する。こののち、表面の酸化シ
リコン膜をすべて除去し、引き続いて表面全体に
比抵抗が0.5〜10Ωcmのn形シリコン層を1〜
30μmの厚さにエピタキシヤル成長させる。次い
でn形シリコンエピタキシヤル層の表面全域に厚
さが0.3〜2μmの酸化シリコン膜11を形成する。
次に、n形埋め込み層23の周囲を取りまくよう
にして酸化シリコン膜を選択的に除去し、露出さ
せたn形シリコンエピタキシヤル層の中へ熱拡散
法あるいはイオン注入法によりボロン(B)をド
ープしてp形分離領域4を形成し、n形シリコン
エピタキシヤル層を島領域33に分離する(第4
図)。
次に表面の一部の酸化シリコン膜11を除去
し、熱拡散法あるいはイオン注入法によりリン
(P)を選択的にドープしてn形埋め込み層23
に達する深さまでリンを拡散させ深い拡散の高濃
度のn形領域52を形成する(第5図)。
し、熱拡散法あるいはイオン注入法によりリン
(P)を選択的にドープしてn形埋め込み層23
に達する深さまでリンを拡散させ深い拡散の高濃
度のn形領域52を形成する(第5図)。
次に、酸化シリコン膜11をすべて除去した
後、新たに表面上に厚さが0.8〜2μmの酸化シリ
コン膜12を形成する。島領域33内において、
深い拡散の高濃度n形領域52上を除いて多くの
部分の酸化シリコン膜12を除去し、熱拡散法あ
るいはイオン注入法によりボロン(B)を選択的
にドープしてp形拡散領域71を形成する(第6
図)。
後、新たに表面上に厚さが0.8〜2μmの酸化シリ
コン膜12を形成する。島領域33内において、
深い拡散の高濃度n形領域52上を除いて多くの
部分の酸化シリコン膜12を除去し、熱拡散法あ
るいはイオン注入法によりボロン(B)を選択的
にドープしてp形拡散領域71を形成する(第6
図)。
さらに、p形拡散領域71の中および深い拡散
の高濃度n形領域52内に、トランジスタ形成用
の他の島領域でエミツタを形成すると同時に、リ
ン(P)あるいは砒素(As)を熱拡散法やイオ
ン注入法により選択的にドープして浅い拡散の高
濃度n形領域10とカソード電極コンタクトのた
めのオーミツク接触層92を形成する(第7図)。
の高濃度n形領域52内に、トランジスタ形成用
の他の島領域でエミツタを形成すると同時に、リ
ン(P)あるいは砒素(As)を熱拡散法やイオ
ン注入法により選択的にドープして浅い拡散の高
濃度n形領域10とカソード電極コンタクトのた
めのオーミツク接触層92を形成する(第7図)。
この後、深い拡散の高濃度n形領域52とp形
拡散領域71の一方のコンタクト部分を包含する
部分と浅い拡散の高濃度n形領域10およびp形
拡散領域71の他方のコンタクト部分にコンタク
ト窓を形成し、これらの部分に高純度のアルミニ
ウム(Al)あるいはシリコン(Si)を重量比で
1〜2%含んだAlを用いて電極8と81と82
を形成することにより深い拡散の高濃度n形領域
52とp形拡散領域71の一方のコンタクト部分
を包含する電極81がダイオードD1のアノード
とダイオードD2のカソードおよび抵抗の一端に
繋る電極を兼ね、浅い拡散の高濃度n形領域10
に繋る電極8がダイオードD1のカソードとなり、
p形シリコン基板1がダイオードD2のアノード
となり、電極82が抵抗の他端に繋る電極となる
ことにより、サージ保護対策用のダイオードと抵
抗の3素子が島領域の中に集積化された回路が形
成され、また、ダイオードを形成しているpn接
合の面積が十分な大きさとされたサージ保護用の
回路が形成される。
拡散領域71の一方のコンタクト部分を包含する
部分と浅い拡散の高濃度n形領域10およびp形
拡散領域71の他方のコンタクト部分にコンタク
ト窓を形成し、これらの部分に高純度のアルミニ
ウム(Al)あるいはシリコン(Si)を重量比で
1〜2%含んだAlを用いて電極8と81と82
を形成することにより深い拡散の高濃度n形領域
52とp形拡散領域71の一方のコンタクト部分
を包含する電極81がダイオードD1のアノード
とダイオードD2のカソードおよび抵抗の一端に
繋る電極を兼ね、浅い拡散の高濃度n形領域10
に繋る電極8がダイオードD1のカソードとなり、
p形シリコン基板1がダイオードD2のアノード
となり、電極82が抵抗の他端に繋る電極となる
ことにより、サージ保護対策用のダイオードと抵
抗の3素子が島領域の中に集積化された回路が形
成され、また、ダイオードを形成しているpn接
合の面積が十分な大きさとされたサージ保護用の
回路が形成される。
なおダイオードのカソード側としてn形埋め込
み層とそれに連繋する深い拡散の高濃度n形領域
を形成するのは、サージ保護対策効果を高めるた
めにダイオードの内部抵抗を下げるためである。
み層とそれに連繋する深い拡散の高濃度n形領域
を形成するのは、サージ保護対策効果を高めるた
めにダイオードの内部抵抗を下げるためである。
以上説明した本実施例に係る半導体集積回路の
製造方法では、ダイオードD1のカソードとなる
浅い拡散の高濃度n形領域10を形成するのにト
ランジスタのエミツタ領域形成と同時におこなつ
たが、この場合高濃度のためp形拡散領域71と
の間のpn接合の耐圧が低くなる。そこでエミツ
タ領域形成前に別個に浅い拡散の高濃度領域10
をエミツタ不純物濃度より低い不純物濃度で拡散
することによりpn接合耐圧を上げることもでき
る。
製造方法では、ダイオードD1のカソードとなる
浅い拡散の高濃度n形領域10を形成するのにト
ランジスタのエミツタ領域形成と同時におこなつ
たが、この場合高濃度のためp形拡散領域71と
の間のpn接合の耐圧が低くなる。そこでエミツ
タ領域形成前に別個に浅い拡散の高濃度領域10
をエミツタ不純物濃度より低い不純物濃度で拡散
することによりpn接合耐圧を上げることもでき
る。
また、浅い拡散の高濃度n形領域10をトラン
ジスタのエミツタ領域と同時に形成するが、この
場合、この領域10の上に薄い絶縁膜を被覆して
おきイオン注入することによりシリコン中の不純
物濃度を絶縁膜を被覆していないエミツタ領域よ
り下げることにより耐圧を上げることもできる。
ジスタのエミツタ領域と同時に形成するが、この
場合、この領域10の上に薄い絶縁膜を被覆して
おきイオン注入することによりシリコン中の不純
物濃度を絶縁膜を被覆していないエミツタ領域よ
り下げることにより耐圧を上げることもできる。
発明の効果
本発明の半導体集積回路によれば、サージ保護
用抵抗とサージ保護用ダイオードの3素子が1つ
の島領域の中に集積化され約3倍の集積度の向上
がはかれることは勿論のこと、全体の面積が狭く
なつているもののダイオードを形成しているpn
接合面積は、3素子を別々の島領域に作り込む構
造のものよりも広くなりサージ効果も高められ
る。
用抵抗とサージ保護用ダイオードの3素子が1つ
の島領域の中に集積化され約3倍の集積度の向上
がはかれることは勿論のこと、全体の面積が狭く
なつているもののダイオードを形成しているpn
接合面積は、3素子を別々の島領域に作り込む構
造のものよりも広くなりサージ効果も高められ
る。
第1図はサージ保護用の回路図、第2図は従来
の方法によるサージ保護用回路の断面構造図、第
3図は本発明の実施例に係る半導体集積回路の断
面図、第4図〜第7図は第3図に示す本発明の実
施例の半導体集積回路の製造工程断面図である。 1……p形シリコン基板、2,21,22,2
3……n形埋め込み層、3,31,32,33…
…n形シリコン層(島領域)、4……p形分離領
域、5,51,52……深い拡散の高濃度n形領
域、6……p形拡散領域(アノード)、7,71
……p形拡散領域、8,81,82……電極、
9,91,92……オーミツク接触層、10……
浅い拡散の高濃度n形領域(カソード)、11,
12……酸化シリコン膜。
の方法によるサージ保護用回路の断面構造図、第
3図は本発明の実施例に係る半導体集積回路の断
面図、第4図〜第7図は第3図に示す本発明の実
施例の半導体集積回路の製造工程断面図である。 1……p形シリコン基板、2,21,22,2
3……n形埋め込み層、3,31,32,33…
…n形シリコン層(島領域)、4……p形分離領
域、5,51,52……深い拡散の高濃度n形領
域、6……p形拡散領域(アノード)、7,71
……p形拡散領域、8,81,82……電極、
9,91,92……オーミツク接触層、10……
浅い拡散の高濃度n形領域(カソード)、11,
12……酸化シリコン膜。
Claims (1)
- 【特許請求の範囲】 1 一導電形の半導体基板と、前記半導体基板上
に形成された逆導電形の半導体層と、前記半導体
層に形成された逆導電形の第1の高濃度領域およ
び一導電形の抵抗領域と、前記抵抗領域中に形成
された逆導電形の第2の高濃度領域と、前記第1
の高濃度領域および前記抵抗領域の一方のコンタ
クト部分とを包含した領域、前記抵抗領域の他方
のコンタクト部分および前記第2の高濃度領域の
各々に形成された電極を有することを特徴とする
半導体集積回路。 2 第1の高濃度領域と抵抗領域の直下の半導体
基板中に、前記半導体基板とは逆導電形の埋め込
み層が形成され、同埋め込み層と前記第1の高濃
度領域とが連繋されていることを特徴とする特許
請求の範囲第1項に記載の半導体集積回路。 3 抵抗領域の両側のコンタクト部分に、これと
は同一導電形の高濃度な領域が形成されているこ
とを特徴とする特許請求の範囲第1項に記載の半
導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23175483A JPS60123050A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23175483A JPS60123050A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60123050A JPS60123050A (ja) | 1985-07-01 |
JPH0312782B2 true JPH0312782B2 (ja) | 1991-02-21 |
Family
ID=16928507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23175483A Granted JPS60123050A (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60123050A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6386480A (ja) * | 1986-09-30 | 1988-04-16 | Agency Of Ind Science & Technol | 半導体集積回路の入力保護回路 |
JPH0638505B2 (ja) * | 1987-04-20 | 1994-05-18 | 三洋電機株式会社 | 半導体集積回路 |
-
1983
- 1983-12-08 JP JP23175483A patent/JPS60123050A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60123050A (ja) | 1985-07-01 |
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