JPS6244430B2 - - Google Patents
Info
- Publication number
- JPS6244430B2 JPS6244430B2 JP52052173A JP5217377A JPS6244430B2 JP S6244430 B2 JPS6244430 B2 JP S6244430B2 JP 52052173 A JP52052173 A JP 52052173A JP 5217377 A JP5217377 A JP 5217377A JP S6244430 B2 JPS6244430 B2 JP S6244430B2
- Authority
- JP
- Japan
- Prior art keywords
- mesa
- semiconductor layer
- type
- semiconductor substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、１つのメサ領域内に接合を共有する
複数個の素子を有してなるメサ形アバランシエフ
オトダイオード等のメサ形半導体装置に関する。
複数個の素子を有してなるメサ形アバランシエフ
オトダイオード等のメサ形半導体装置に関する。
従来、アバランシエフオトダイオードをアレイ
化した構造としては、個々のダイオードチツプを
パツケージ上に複数個配する構造や、プレーナ型
素子を複数個結合させた構造、それに第１図に示
すような、半導体層をメサエツチングで分離して
成る素子複数個を１単位とする構造等があつた。
第１図において、１は半導体基板、２は半導体基
板と逆導電型の半導体層、３は絶縁膜、４は半導
体基板２と同導電型の低比抵抗領域、５は上部電
極、６は下部電極、７はエツチング溝、８は接合
部である。
化した構造としては、個々のダイオードチツプを
パツケージ上に複数個配する構造や、プレーナ型
素子を複数個結合させた構造、それに第１図に示
すような、半導体層をメサエツチングで分離して
成る素子複数個を１単位とする構造等があつた。
第１図において、１は半導体基板、２は半導体基
板と逆導電型の半導体層、３は絶縁膜、４は半導
体基板２と同導電型の低比抵抗領域、５は上部電
極、６は下部電極、７はエツチング溝、８は接合
部である。
ところで、アレイ化した構造においては構成各
素子間の特性に高度の均一性が要求される。特に
アレイ内全素子を単一電源でバィアスできるよう
にする事が望まれる場合には、構成各素子の特性
を均一化する必要がある。又アレイ状の素子はア
レイ内の素子数が増えるに従い素子製作の難度が
増大しこれが歩留りに悪影響を与える。しかる
に、前述した第１番目の、個々のチツプを複数個
パツケージ上に配する構造ではチツプの特性バラ
ツキが大きく個々のチツプ選別が煩雑であり、ま
たこれら個々のチツプをアレイ状にパツケージに
装着するには高度の技術を要する等の欠点があつ
た。また第２番目のプレーナ型素子を複数個結合
させた構造においては接合形状に起因する問題か
ら高耐圧素子に適用できないという欠点があり、
さらに第３番目の第１図に示したような構造で
は、高耐圧が得られるという利点はあるが、接合
が露出しているため特性の安定性の面で問題があ
つた。
素子間の特性に高度の均一性が要求される。特に
アレイ内全素子を単一電源でバィアスできるよう
にする事が望まれる場合には、構成各素子の特性
を均一化する必要がある。又アレイ状の素子はア
レイ内の素子数が増えるに従い素子製作の難度が
増大しこれが歩留りに悪影響を与える。しかる
に、前述した第１番目の、個々のチツプを複数個
パツケージ上に配する構造ではチツプの特性バラ
ツキが大きく個々のチツプ選別が煩雑であり、ま
たこれら個々のチツプをアレイ状にパツケージに
装着するには高度の技術を要する等の欠点があつ
た。また第２番目のプレーナ型素子を複数個結合
させた構造においては接合形状に起因する問題か
ら高耐圧素子に適用できないという欠点があり、
さらに第３番目の第１図に示したような構造で
は、高耐圧が得られるという利点はあるが、接合
が露出しているため特性の安定性の面で問題があ
つた。
本発明は、上記のような従来のアレイ構造の欠
点を除去するためになされたもので、メサ形半導
体装置において、高耐圧を有し且つ構成各素子間
の特性の均一性及び安定性を向上できるようにし
たものである。
点を除去するためになされたもので、メサ形半導
体装置において、高耐圧を有し且つ構成各素子間
の特性の均一性及び安定性を向上できるようにし
たものである。
本発明の目的はメサ形半導体装置の素子特性の
均一性及び素子集積度を向上させることである。
均一性及び素子集積度を向上させることである。
以下、本発明の一実施例の構成を第２図ｉ及び
第２図ｊを用いて説明する。
第２図ｊを用いて説明する。
図において９は一主面と対向する面に電極１９
が設けられたN+型半導体基板Si、１０はこの半
導体基板９の上記一主面上に設けられるとともに
その周縁にメサ部斜面１６が設けられたＰ型半導
体層で、このＰ型半導体層１０は降状電圧で空乏
層が表面まで完全にパンチスルーするようにその
厚さと不純物濃度の積が３×1012cm-2以下にされ
ている。１１はN+半導体基板９とＰ型半導体層
１０とによるPN接合部、１３はＰ型半導体層１
０の主面に互いに離隔して設けられた複数の低比
抵抗P+領域、１４はこれら複数のP+型領域間に
設けられた酸化膜SiO2、１５はこの酸化膜１４
上に設けられた窒化膜Si3N4、１７はメサ部斜面
１６で囲まれたＮ型不純物の半導体層、１８はメ
サ領域となる半導体層１０の主面の上記P+型領
域１３上に設けられた複数の電極である。
が設けられたN+型半導体基板Si、１０はこの半
導体基板９の上記一主面上に設けられるとともに
その周縁にメサ部斜面１６が設けられたＰ型半導
体層で、このＰ型半導体層１０は降状電圧で空乏
層が表面まで完全にパンチスルーするようにその
厚さと不純物濃度の積が３×1012cm-2以下にされ
ている。１１はN+半導体基板９とＰ型半導体層
１０とによるPN接合部、１３はＰ型半導体層１
０の主面に互いに離隔して設けられた複数の低比
抵抗P+領域、１４はこれら複数のP+型領域間に
設けられた酸化膜SiO2、１５はこの酸化膜１４
上に設けられた窒化膜Si3N4、１７はメサ部斜面
１６で囲まれたＮ型不純物の半導体層、１８はメ
サ領域となる半導体層１０の主面の上記P+型領
域１３上に設けられた複数の電極である。
次に上記のように構成されたメサ形半導体装置
の製造方法について、第２図ａ乃至第２図ｉを用
いて説明する。
の製造方法について、第２図ａ乃至第２図ｉを用
いて説明する。
（第２図ａ）まず第１の導電型の第１の導電
体層としてN+型半導体基板Si９を用意し、こ
の一主面上に例えばエピタキシヤル成長法によ
り第２の導電型の第２の導電体層としてのＰ型
半導体層１０を形成する。
体層としてN+型半導体基板Si９を用意し、こ
の一主面上に例えばエピタキシヤル成長法によ
り第２の導電型の第２の導電体層としてのＰ型
半導体層１０を形成する。
（第２図ｂ）前記Ｐ型半導体層１０表面を酸
化性雰囲気中で高温熱処理する事により酸化膜
からなる絶縁膜１２を形成する。この場合にお
ける絶縁膜１２は高温熱処理に限らずCVD法
等で形成してもよい。
化性雰囲気中で高温熱処理する事により酸化膜
からなる絶縁膜１２を形成する。この場合にお
ける絶縁膜１２は高温熱処理に限らずCVD法
等で形成してもよい。
（第２図ｃ）前記絶縁膜１２に周知の写真蝕
刻技術による選択エツチング法で拡散用の開孔
部を形成し、残存している絶縁膜１２をマスク
としてＰ型不純物を選択拡散し低比抵抗P+型
領域１３を形成する。
刻技術による選択エツチング法で拡散用の開孔
部を形成し、残存している絶縁膜１２をマスク
としてＰ型不純物を選択拡散し低比抵抗P+型
領域１３を形成する。
（第２図ｄ）前記絶縁膜１２を除去しＰ型半
導体層１０上全面に新しく絶縁膜を形成する。
この場合の絶縁膜は後述するＰ型半導体層１０
の選択エツチングのマスクとするため例えば酸
化膜SiO2１４と窒化膜Si3N4１５からなる２層
構造とする。
導体層１０上全面に新しく絶縁膜を形成する。
この場合の絶縁膜は後述するＰ型半導体層１０
の選択エツチングのマスクとするため例えば酸
化膜SiO2１４と窒化膜Si3N4１５からなる２層
構造とする。
（第２図ｅ）周知の写真蝕刻技術により複数
個の低比抵抗P+型領域１３を１単位とするレ
ジストパターンを形成し、このレジストパター
ンをマスクとして窒化膜Si3N4１５と酸化膜
SiO2１４を例えばプラズマエツチング及び希
フツ酸溶液で選択的に除去する。
個の低比抵抗P+型領域１３を１単位とするレ
ジストパターンを形成し、このレジストパター
ンをマスクとして窒化膜Si3N4１５と酸化膜
SiO2１４を例えばプラズマエツチング及び希
フツ酸溶液で選択的に除去する。
（第２図ｆ）窒化膜Si3N4１５上のレジスト
パターンに従つて窒化膜Si3N4１５と酸化膜
SiO2１４を除去した後、残された窒化膜Si3N4
１５と酸化膜SiO2１４をマスクとしてＰ型半
導体層１０をメサエツチングによりメサ部斜面
１６を形成し、メサ溝１６で囲まれた半導体層
１０から成るメサ領域を形成する。
パターンに従つて窒化膜Si3N4１５と酸化膜
SiO2１４を除去した後、残された窒化膜Si3N4
１５と酸化膜SiO2１４をマスクとしてＰ型半
導体層１０をメサエツチングによりメサ部斜面
１６を形成し、メサ溝１６で囲まれた半導体層
１０から成るメサ領域を形成する。
（第２図ｇ）メサエツチングにより形成され
たメサ部斜面１６を周囲から分離するため、半
導体基板９と同一導電型のＮ型不純物の半導体
層１７を拡散法により均一な厚さで形成し、こ
のＮ型不純物の半導体層１７とＰ型半導体層１
０とで形成されるPN接合部が表面酸化膜１４
下で終端するようにする。なお、Ｎ型不純物と
してはアルカリイオンのゲツター効果を有する
燐を使用するのがよい。
たメサ部斜面１６を周囲から分離するため、半
導体基板９と同一導電型のＮ型不純物の半導体
層１７を拡散法により均一な厚さで形成し、こ
のＮ型不純物の半導体層１７とＰ型半導体層１
０とで形成されるPN接合部が表面酸化膜１４
下で終端するようにする。なお、Ｎ型不純物と
してはアルカリイオンのゲツター効果を有する
燐を使用するのがよい。
（第２図ｈ）Ｐ型半導体層１０上の酸化膜
SiO2１４、窒化膜Si3N4１５に低比抵抗P+拡散
領域１３と対応する位置に写真蝕刻技術、プラ
ズマエツチング技術等を用いて適当な寸法の開
孔部を形成し、蒸着法及びメツキ法等を用い上
部電極１８および下部電極１９を形成する。
SiO2１４、窒化膜Si3N4１５に低比抵抗P+拡散
領域１３と対応する位置に写真蝕刻技術、プラ
ズマエツチング技術等を用いて適当な寸法の開
孔部を形成し、蒸着法及びメツキ法等を用い上
部電極１８および下部電極１９を形成する。
（第２図ｉおよびｊ）以上のようにして形成
された試料を分割し、最終的にはこの図に示す
ようなアレイ状ペレツトに形成する。この状態
では、連続するメサ部斜面１６で囲まれた１つ
のメサ領域内に、複数個の低比抵抗P+型領域
１３が存在する。
された試料を分割し、最終的にはこの図に示す
ようなアレイ状ペレツトに形成する。この状態
では、連続するメサ部斜面１６で囲まれた１つ
のメサ領域内に、複数個の低比抵抗P+型領域
１３が存在する。
以上の如き実施例のメサ形半導体装置において
は、１つのメサ領域内に複数個の素子が配置さ
れ、各素子はＰ−Ｎ接合を共有する構造となつて
いて、各素子は或る程度以上の逆バイアス電圧
（降状電圧以下）で半導体基板９上に形成された
逆導電型の半導体層１０が空乏し尽くし、前記半
導体層１０上面に形成された複数個の同導電型の
低比抵抗領域１３が電気的に分離され独立に動作
するという特徴を持つ。したがつて各素子間の距
離は前述の構造的特徴から従来構造より小さくす
ることが可能であり、素子集積度の向上及び素子
特性の均一性の向上が成し得られる。
は、１つのメサ領域内に複数個の素子が配置さ
れ、各素子はＰ−Ｎ接合を共有する構造となつて
いて、各素子は或る程度以上の逆バイアス電圧
（降状電圧以下）で半導体基板９上に形成された
逆導電型の半導体層１０が空乏し尽くし、前記半
導体層１０上面に形成された複数個の同導電型の
低比抵抗領域１３が電気的に分離され独立に動作
するという特徴を持つ。したがつて各素子間の距
離は前述の構造的特徴から従来構造より小さくす
ることが可能であり、素子集積度の向上及び素子
特性の均一性の向上が成し得られる。
また、第１図に示したようなベベルメサ構造素
子のように負（接合部８から表面方向に向かつて
凹状）の曲率で空乏層が拡がるようなものでは、
メサ周縁部での空乏層の曲率半径が小さい程周縁
電界強度を内部電界強度より小さくでき、したが
つて周縁降状を防止できるという特徴があるが、
上記実施例のようにメサ部斜面１６に半導体基板
９と同導電型の半導体層１７を形成し、その接合
部を表面絶縁膜下に終端させた構造のものでは、
逆バイアス印加時の空乏層のメサ周縁部での曲率
半径をベベルメサ構造よりさらに小さくすること
ができるため、周縁降状をさらに効果的に防止で
きるという効果がある。
子のように負（接合部８から表面方向に向かつて
凹状）の曲率で空乏層が拡がるようなものでは、
メサ周縁部での空乏層の曲率半径が小さい程周縁
電界強度を内部電界強度より小さくでき、したが
つて周縁降状を防止できるという特徴があるが、
上記実施例のようにメサ部斜面１６に半導体基板
９と同導電型の半導体層１７を形成し、その接合
部を表面絶縁膜下に終端させた構造のものでは、
逆バイアス印加時の空乏層のメサ周縁部での曲率
半径をベベルメサ構造よりさらに小さくすること
ができるため、周縁降状をさらに効果的に防止で
きるという効果がある。
さらに上記実施例によれば、Ｎ型不純物の半導
体層１７とＰ型半導体層１０とで形成されるPN
接合部が表面絶縁膜下に終端していて半導体基板
９上に形成された逆導電型の半導体層（能動層）
１０を均一な深さの接合で周囲から分離している
ので表面安定化のためにメサ部斜面１６に特別に
絶縁膜を被着したり或いはレジン等を塗布する必
要なしに、優れた表面安定化効果が得られる。な
お、表面安定性は接合周縁の割合いを従来構造よ
り小さくできる点からしても向上する。また、こ
の表面安定化は、前述した絶縁膜を被着したり或
いはレジンを塗布する等の方法に比べ簡単に行な
うことができるので作業性が向上する。そして以
上に述べたような利点を持つことから最終的に素
子製作歩留りも向上する。
体層１７とＰ型半導体層１０とで形成されるPN
接合部が表面絶縁膜下に終端していて半導体基板
９上に形成された逆導電型の半導体層（能動層）
１０を均一な深さの接合で周囲から分離している
ので表面安定化のためにメサ部斜面１６に特別に
絶縁膜を被着したり或いはレジン等を塗布する必
要なしに、優れた表面安定化効果が得られる。な
お、表面安定性は接合周縁の割合いを従来構造よ
り小さくできる点からしても向上する。また、こ
の表面安定化は、前述した絶縁膜を被着したり或
いはレジンを塗布する等の方法に比べ簡単に行な
うことができるので作業性が向上する。そして以
上に述べたような利点を持つことから最終的に素
子製作歩留りも向上する。
なお、上記実施例では、本発明をアバランシエ
フオトダイオードに適用した場合について説明し
たが、本発明はこれに限定されるものではなく、
他のダイオード、トランジスタ等メサ形状を有す
る半導体装置の全てに適用できるものである。
フオトダイオードに適用した場合について説明し
たが、本発明はこれに限定されるものではなく、
他のダイオード、トランジスタ等メサ形状を有す
る半導体装置の全てに適用できるものである。
以上述べたように本発明に係るメサ形半導体装
置は、複数の素子が不純物濃度と層厚の積を３×
1012cm-2以下にされた一つのメサ領域内に有るの
で、各々の素子が接合を共有すること、及び各々
の素子はある程度以上の逆バイアス（降状電圧以
下）で電気的に分離できること等により、各素子
間の距離を従来アレイ構造に比べ小さくでき、し
たがつて構成素子の集積度及び特性の均一性を向
上できるという効果を有するものである。
置は、複数の素子が不純物濃度と層厚の積を３×
1012cm-2以下にされた一つのメサ領域内に有るの
で、各々の素子が接合を共有すること、及び各々
の素子はある程度以上の逆バイアス（降状電圧以
下）で電気的に分離できること等により、各素子
間の距離を従来アレイ構造に比べ小さくでき、し
たがつて構成素子の集積度及び特性の均一性を向
上できるという効果を有するものである。
第１図は、従来のアレイ状メサ形半導体装置を
示す断面図、第２図ａ〜ｉは本発明をメサ形アバ
ランシエフオトダイオードに適用した場合におけ
る各製作工程の構成断面図、第２図ｊは、第２図
ｉの平面図である。 ９……N+半導体基板（第１の半導体層）、１０
……Ｐ型半導体層（第２の半導体層）、１１……
接合部、１３……低比抵抗P+型領域、１６……
メサ部斜面、１７……Ｎ型不純物の半導体層。
示す断面図、第２図ａ〜ｉは本発明をメサ形アバ
ランシエフオトダイオードに適用した場合におけ
る各製作工程の構成断面図、第２図ｊは、第２図
ｉの平面図である。 ９……N+半導体基板（第１の半導体層）、１０
……Ｐ型半導体層（第２の半導体層）、１１……
接合部、１３……低比抵抗P+型領域、１６……
メサ部斜面、１７……Ｎ型不純物の半導体層。
Claims (1)
- 【特許請求の範囲】 １ 一主面と対向する面に電極が設けられた第１
導電型の半導体基板、この半導体基板の上記一主
面上に周縁を斜面にして設けられ、不純物濃度と
層厚の積を３×1012cm-2以下にされたメサ領域と
なる第２導電型の半導体層、このメサ領域となる
半導体層の主面に互いに離隔して設けられた複数
の電極を備えたことを特徴とするメサ形半導体装
置。 ２ メサ領域となる半導体層の斜面表面は、半導
体基板と同一導電型の半導体層が形成されている
ことを特徴とする特許請求の範囲第１項記載のメ
サ形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217377A JPS53137688A (en) | 1977-05-07 | 1977-05-07 | Semiconductor device of mesa type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217377A JPS53137688A (en) | 1977-05-07 | 1977-05-07 | Semiconductor device of mesa type |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095801A Division JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53137688A JPS53137688A (en) | 1978-12-01 |
| JPS6244430B2 true JPS6244430B2 (ja) | 1987-09-21 |
Family
ID=12907419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217377A Granted JPS53137688A (en) | 1977-05-07 | 1977-05-07 | Semiconductor device of mesa type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53137688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020149272A1 (ja) * | 2019-01-16 | 2020-07-23 | 竹本油脂株式会社 | ポリオレフィン系不織布用処理剤及びポリオレフィン系不織布 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231359A (ja) * | 1984-04-28 | 1985-11-16 | Oki Electric Ind Co Ltd | ホトダイオ−ドアレイ |
| WO1999039391A1 (fr) | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134617A (ja) * | 1974-09-19 | 1976-03-24 | Int Rectifier Corp | Mesagatahandotaisochi no seizohoho |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036464Y2 (ja) * | 1971-03-12 | 1975-10-23 |
-
1977
- 1977-05-07 JP JP5217377A patent/JPS53137688A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134617A (ja) * | 1974-09-19 | 1976-03-24 | Int Rectifier Corp | Mesagatahandotaisochi no seizohoho |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020149272A1 (ja) * | 2019-01-16 | 2020-07-23 | 竹本油脂株式会社 | ポリオレフィン系不織布用処理剤及びポリオレフィン系不織布 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53137688A (en) | 1978-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038680A (en) | Semiconductor integrated circuit device | |
| US3826699A (en) | Method for manufacturing a semiconductor integrated circuit isolated through dielectric material | |
| US5323055A (en) | Semiconductor device with buried conductor and interconnection layer | |
| US3990102A (en) | Semiconductor integrated circuits and method of manufacturing the same | |
| JPS6140151B2 (ja) | ||
| US4988639A (en) | Method of manufacturing semiconductor devices using trench isolation method that forms highly flat buried insulation film | |
| JPH05175537A (ja) | フォトダイオードアレイおよびその製造法 | |
| US4032373A (en) | Method of manufacturing dielectrically isolated semiconductive device | |
| US3434019A (en) | High frequency high power transistor having overlay electrode | |
| US4524376A (en) | Corrugated semiconductor device | |
| US5633526A (en) | Photodiode array and method for manufacturing the same | |
| US5523610A (en) | Photodiode array and method for manufacturing the same | |
| JPS6320017B2 (ja) | ||
| US4216491A (en) | Semiconductor integrated circuit isolated through dielectric material | |
| JPS6244430B2 (ja) | ||
| JPS5928368A (ja) | 半導体容量素子 | |
| US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
| JPH0461508B2 (ja) | ||
| JP2802459B2 (ja) | フォト・トライアック | |
| JPH10233525A (ja) | アバランシェフォトダイオード | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2501556B2 (ja) | 光センサおよびその製造方法 | |
| GB1224802A (en) | Semiconductor device and a method of manufacturing the same | |
| JPS63199454A (ja) | 半導体装置 | |
| KR900008818B1 (ko) | 쌍극성 집적회로소자 제조방법 |