JPH05243502A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05243502A JPH05243502A JP7907692A JP7907692A JPH05243502A JP H05243502 A JPH05243502 A JP H05243502A JP 7907692 A JP7907692 A JP 7907692A JP 7907692 A JP7907692 A JP 7907692A JP H05243502 A JPH05243502 A JP H05243502A
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- Japan
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- silicon
- layer
- type
- substrate
- oxide film
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- Pending
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Abstract
(57)【要約】
【目的】耐サージ電流破壊性の向上及び任意の破壊電圧
の設定。 【構成】部分的に酸化シリコン膜２の形成された一の伝
導型を有するシリコン基板１と、シリコン基板及び酸化
シリコン膜上に成長されシリコン基板と反対の伝導型を
有するシリコン層３と、シリコン層と同一伝導型を有す
る単結晶シリコン層４と、酸化シリコン膜上の単結晶シ
リコン層に形成されたバイポーラトランジスタ４，７，
８と、酸化シリコン膜に接合しバイポーラトランジスタ
を周囲から絶縁分離する絶縁分離層１１と、酸化シリコ
ン膜２の存在しない領域でのシリコン基板とシリコン層
とのＰＮ接合により形成された保護ダイオードとを設け
た。ダイオードが縦方向に基板に対する面接合で形成さ
れるので耐サージ電流破壊性が向上し、基板の不純物濃
度を変化させることで破壊電圧が任意に設定できる。
の設定。 【構成】部分的に酸化シリコン膜２の形成された一の伝
導型を有するシリコン基板１と、シリコン基板及び酸化
シリコン膜上に成長されシリコン基板と反対の伝導型を
有するシリコン層３と、シリコン層と同一伝導型を有す
る単結晶シリコン層４と、酸化シリコン膜上の単結晶シ
リコン層に形成されたバイポーラトランジスタ４，７，
８と、酸化シリコン膜に接合しバイポーラトランジスタ
を周囲から絶縁分離する絶縁分離層１１と、酸化シリコ
ン膜２の存在しない領域でのシリコン基板とシリコン層
とのＰＮ接合により形成された保護ダイオードとを設け
た。ダイオードが縦方向に基板に対する面接合で形成さ
れるので耐サージ電流破壊性が向上し、基板の不純物濃
度を変化させることで破壊電圧が任意に設定できる。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タとその保護用ダイオードとを同一基板上に形成した集
積回路に関する。特に、耐サージ電流破壊性を向上させ
た回路に関する。
タとその保護用ダイオードとを同一基板上に形成した集
積回路に関する。特に、耐サージ電流破壊性を向上させ
た回路に関する。
【０００２】
【従来の技術】従来、バイポーラトランジスタ集積回路
において、過剰入力電圧に対する保護のために、ＰＮ接
合のダイオードが形成されている。このダイオードはト
ランジスタを構成するエミッタとベース間の接合を用い
たものである。このダイオードを直列接続することで、
耐圧を６Ｖステップに構成することができる。
において、過剰入力電圧に対する保護のために、ＰＮ接
合のダイオードが形成されている。このダイオードはト
ランジスタを構成するエミッタとベース間の接合を用い
たものである。このダイオードを直列接続することで、
耐圧を６Ｖステップに構成することができる。
【０００３】
【発明が解決しようとする課題】しかし、エミッタ及び
ベース共に同一面から取り出される構造のため、上記の
ダイオードは基板表面に沿って形成される。このため、
いくつかのダイオードを直列接続すると面積が大きくな
ってしまうという欠点があり、大きなブレイクダウン電
圧を有した保護ダイオードを形成することが困難であっ
た。又、上記の構造をとるため、エミッタとベース間の
接合のブレイクダウンが表面で生じるため、狭い部分で
電流が流れサージ電流に弱いという欠点があった。本発
明は上記課題を解決するために成されたものであり、耐
サージ電流破壊性を向上させると共に任意のブレイクダ
ウン電圧を有する保護ダイオードを寸法を大きくするこ
となく形成することである。
ベース共に同一面から取り出される構造のため、上記の
ダイオードは基板表面に沿って形成される。このため、
いくつかのダイオードを直列接続すると面積が大きくな
ってしまうという欠点があり、大きなブレイクダウン電
圧を有した保護ダイオードを形成することが困難であっ
た。又、上記の構造をとるため、エミッタとベース間の
接合のブレイクダウンが表面で生じるため、狭い部分で
電流が流れサージ電流に弱いという欠点があった。本発
明は上記課題を解決するために成されたものであり、耐
サージ電流破壊性を向上させると共に任意のブレイクダ
ウン電圧を有する保護ダイオードを寸法を大きくするこ
となく形成することである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
の本発明の構成は、バイポーラトランジスタと、バイポ
ーラトランジスタのベースに並列接続され、過剰入力電
圧を防止するための保護ダイオードとが同一半導体基板
上に形成された集積回路において、部分的に酸化シリコ
ン膜の形成された一の伝導型を有するシリコン基板と、
シリコン基板及び酸化シリコン膜上に成長され、シリコ
ン基板と反対の伝導型を有するシリコン層と、シリコン
層に接合し、シリコン層と同一伝導型を有する単結晶シ
リコン層と、酸化シリコン膜上の単結晶シリコン層に形
成されたバイポーラトランジスタと、酸化シリコン膜に
接合し、バイポーラトランジスタを周囲から絶縁分離す
る絶縁分離層と、酸化シリコン膜の存在しない領域での
シリコン基板とシリコン層とのＰＮ接合により形成され
た保護ダイオードとを設けたことである。
の本発明の構成は、バイポーラトランジスタと、バイポ
ーラトランジスタのベースに並列接続され、過剰入力電
圧を防止するための保護ダイオードとが同一半導体基板
上に形成された集積回路において、部分的に酸化シリコ
ン膜の形成された一の伝導型を有するシリコン基板と、
シリコン基板及び酸化シリコン膜上に成長され、シリコ
ン基板と反対の伝導型を有するシリコン層と、シリコン
層に接合し、シリコン層と同一伝導型を有する単結晶シ
リコン層と、酸化シリコン膜上の単結晶シリコン層に形
成されたバイポーラトランジスタと、酸化シリコン膜に
接合し、バイポーラトランジスタを周囲から絶縁分離す
る絶縁分離層と、酸化シリコン膜の存在しない領域での
シリコン基板とシリコン層とのＰＮ接合により形成され
た保護ダイオードとを設けたことである。
【０００５】
【作用及び発明の効果】バイポーラトランジスタの形成
領域は、底面において酸化シリコン膜でシリコン基板か
ら絶縁され、側周において絶縁分離層により周囲から絶
縁分離される。又、過剰入力電圧に対する保護のための
ダイオードは、酸化シリコン膜の形成されていない領域
において、一方の伝導型のシリコン基板と他方の伝導型
のシリコン層とによるＰＮ接合により形成される。よっ
て、保護ダイオードが厚さ方向に大面積の接合で形成さ
れることから、耐サージ電流破壊性が大きい。又、シリ
コン基板の不純物濃度を変化させることで、ブレイクダ
ウン電圧を任意に設定することが可能となる。又、シリ
コン基板をアースすることにより、保護ダイオードの直
列接続のための配線が不要となる。
領域は、底面において酸化シリコン膜でシリコン基板か
ら絶縁され、側周において絶縁分離層により周囲から絶
縁分離される。又、過剰入力電圧に対する保護のための
ダイオードは、酸化シリコン膜の形成されていない領域
において、一方の伝導型のシリコン基板と他方の伝導型
のシリコン層とによるＰＮ接合により形成される。よっ
て、保護ダイオードが厚さ方向に大面積の接合で形成さ
れることから、耐サージ電流破壊性が大きい。又、シリ
コン基板の不純物濃度を変化させることで、ブレイクダ
ウン電圧を任意に設定することが可能となる。又、シリ
コン基板をアースすることにより、保護ダイオードの直
列接続のための配線が不要となる。
【０００６】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。本半導体装置に製造工程を順次説明する。図２
に示すように、Ｐ- 型シリコン基板１の表面に熱酸化に
より酸化シリコン膜２を０．９μｍの厚さに形成し、ホ
トエッチング技術を用いて不用部分の酸化シリコン膜を
除去する。
明する。本半導体装置に製造工程を順次説明する。図２
に示すように、Ｐ- 型シリコン基板１の表面に熱酸化に
より酸化シリコン膜２を０．９μｍの厚さに形成し、ホ
トエッチング技術を用いて不用部分の酸化シリコン膜を
除去する。
【０００７】次に、ヒ素のドープされたポリシリコン３
３を５μｍの厚さに形成した後、表面を研磨し、酸化シ
リコン膜２上での厚さが３μｍとなるようにして、Ｎ+
型多結晶層３を図３のように形成する。次に、図４に示
すように、Ｎ+ 型多結晶層３とＮ- 型シリコン基板３４
とを張り合わせ１１００℃に加熱して、Ｎ+ 型多結晶層
３にＮ- 型シリコン基板３４を直接接合させる。
３を５μｍの厚さに形成した後、表面を研磨し、酸化シ
リコン膜２上での厚さが３μｍとなるようにして、Ｎ+
型多結晶層３を図３のように形成する。次に、図４に示
すように、Ｎ+ 型多結晶層３とＮ- 型シリコン基板３４
とを張り合わせ１１００℃に加熱して、Ｎ+ 型多結晶層
３にＮ- 型シリコン基板３４を直接接合させる。
【０００８】次に、図５に示すように、Ｎ- 型シリコン
基板３４の表面を厚さ５μｍになるように研磨して、Ｎ
- 型シリコン層４を得る。これにより、従来の埋め込み
エピウエハに相当する基板が形成される。次に、図６に
示すように、Ｎ- 型シリコン層４に対して、通常のホト
エッチ技術及びリン拡散技術を用いて、部分的にＮ+ 型
拡散領域６を形成する。その後、表面絶縁膜として酸化
シリコン膜５を形成する。
基板３４の表面を厚さ５μｍになるように研磨して、Ｎ
- 型シリコン層４を得る。これにより、従来の埋め込み
エピウエハに相当する基板が形成される。次に、図６に
示すように、Ｎ- 型シリコン層４に対して、通常のホト
エッチ技術及びリン拡散技術を用いて、部分的にＮ+ 型
拡散領域６を形成する。その後、表面絶縁膜として酸化
シリコン膜５を形成する。
【０００９】次に、図７に示すように、Ｎ- 型シリコン
層４に対して、ベースマスクを用いてホトエッチング及
びボロン拡散を行い、Ｐ+ 型拡散領域７を形成する。さ
らに、Ｐ+ 型拡散領域７に対してエミッタマスクを用い
てホトエッチング及びリン拡散を行い、Ｎ+ 型拡散領域
８を形成する。
層４に対して、ベースマスクを用いてホトエッチング及
びボロン拡散を行い、Ｐ+ 型拡散領域７を形成する。さ
らに、Ｐ+ 型拡散領域７に対してエミッタマスクを用い
てホトエッチング及びリン拡散を行い、Ｎ+ 型拡散領域
８を形成する。
【００１０】次に、図８に示すように、レジスト１０を
マスクにして、ＨＦ系エッチング液を用いて酸化シリコ
ン膜５を除去する。さらに、残った酸化シリコン膜５を
マスクとして、ＳＦ6 系エッチングガスを用いた反応性
イオンエッチングにより、酸化シリコン膜５で覆われて
いない部分のシリコン（酸化シリコン膜５で覆われてい
ない部分のＮ- 型シリコン層４、Ｎ+ 型多結晶層３）を
エッチングし、張り合わせ界面にある酸化シリコン膜２
に到達するトレンチ９を形成する。
マスクにして、ＨＦ系エッチング液を用いて酸化シリコ
ン膜５を除去する。さらに、残った酸化シリコン膜５を
マスクとして、ＳＦ6 系エッチングガスを用いた反応性
イオンエッチングにより、酸化シリコン膜５で覆われて
いない部分のシリコン（酸化シリコン膜５で覆われてい
ない部分のＮ- 型シリコン層４、Ｎ+ 型多結晶層３）を
エッチングし、張り合わせ界面にある酸化シリコン膜２
に到達するトレンチ９を形成する。
【００１１】次に、図９に示すように、シリンコの露出
部分を酸化させて、トレンチ９の側面に酸化シリコン膜
（絶縁分離層）１１を厚さ０．７μｍに形成する。次
に、ＬＰＣＶＤ法を用いて、ポリシリコン１２をトレン
チ９の中に堆積する。このとき表面の酸化シリコン膜５
の上にもポリシリコンが形成され表面に凹凸が形成され
るので、ドライエッチング法を用いてレジストとポリシ
リコンのエッチング速度を利用した平坦化処理を行う。
部分を酸化させて、トレンチ９の側面に酸化シリコン膜
（絶縁分離層）１１を厚さ０．７μｍに形成する。次
に、ＬＰＣＶＤ法を用いて、ポリシリコン１２をトレン
チ９の中に堆積する。このとき表面の酸化シリコン膜５
の上にもポリシリコンが形成され表面に凹凸が形成され
るので、ドライエッチング法を用いてレジストとポリシ
リコンのエッチング速度を利用した平坦化処理を行う。
【００１２】その後、図１０に示すように、ポリシリコ
ン１２の表面を酸化し、酸化シリコン膜１３を形成す
る。次に、通常の方法で、酸化シリコン膜５においてエ
ミッタ、ベース、コレクタに対応する部分にコンタクト
ホールを形成した後、アルミ配線１４を形成して、等価
回路が図１１で表される図１に示す構成の半導体装置が
得られる。図１において、Ｎ- 型シリコン層４、Ｐ+ 型
拡散領域７、Ｎ+ 型拡散領域８によりバイポーラトラン
ジスタが形成される。このバイポーラトランジスタは、
底面が酸化シリコン膜２により、側周囲がトレンチ９の
側面に形成された酸化シリコン膜１１により、完全に絶
縁分離されている。
ン１２の表面を酸化し、酸化シリコン膜１３を形成す
る。次に、通常の方法で、酸化シリコン膜５においてエ
ミッタ、ベース、コレクタに対応する部分にコンタクト
ホールを形成した後、アルミ配線１４を形成して、等価
回路が図１１で表される図１に示す構成の半導体装置が
得られる。図１において、Ｎ- 型シリコン層４、Ｐ+ 型
拡散領域７、Ｎ+ 型拡散領域８によりバイポーラトラン
ジスタが形成される。このバイポーラトランジスタは、
底面が酸化シリコン膜２により、側周囲がトレンチ９の
側面に形成された酸化シリコン膜１１により、完全に絶
縁分離されている。
【００１３】又、保護ダイオードは、酸化シリコン膜２
の形成されていない部分におけるＮ+ 型拡散領域６、Ｎ
+ 型多結晶層３、Ｐ- 型シリコン基板１により構成され
る。この保護ダイオードのＰＮ接合面は、Ｎ+ 型多結晶
層３とＰ- 型シリコン基板１との接合面となる。よっ
て、保護ダイオードが接合面により形成されることか
ら、耐サージ電流破壊性が向上する。Ｐ- 型シリコン基
板１の不純物濃度を変えることによりブレイクダウン電
圧を任意に設計できる。
の形成されていない部分におけるＮ+ 型拡散領域６、Ｎ
+ 型多結晶層３、Ｐ- 型シリコン基板１により構成され
る。この保護ダイオードのＰＮ接合面は、Ｎ+ 型多結晶
層３とＰ- 型シリコン基板１との接合面となる。よっ
て、保護ダイオードが接合面により形成されることか
ら、耐サージ電流破壊性が向上する。Ｐ- 型シリコン基
板１の不純物濃度を変えることによりブレイクダウン電
圧を任意に設計できる。
【００１４】図１と従来の集積回路を示した図１２を比
較するとわかるように、本集積回路のトランジスタは不
要部分の少ない、即ち、トランジスタの能動領域（ベー
ス、エミッタ、コレクタ）のみにより構成される。又、
更に、絶縁分離方法を用いているので、図１２に示す
従来の集積回路のように、アイソレーションとベース間
で生じたパンチスルーによるブレイクダウンや、アイソ
レーションとコレクタ間で生じたリーチスルーによるブ
レイクダウンがない。また、ベースとアイソレーション
間に生じた、寄生ＭＯＳトランジスタもない。
較するとわかるように、本集積回路のトランジスタは不
要部分の少ない、即ち、トランジスタの能動領域（ベー
ス、エミッタ、コレクタ）のみにより構成される。又、
更に、絶縁分離方法を用いているので、図１２に示す
従来の集積回路のように、アイソレーションとベース間
で生じたパンチスルーによるブレイクダウンや、アイソ
レーションとコレクタ間で生じたリーチスルーによるブ
レイクダウンがない。また、ベースとアイソレーション
間に生じた、寄生ＭＯＳトランジスタもない。
【００１５】上記の実施例では、バイポーラ集積回路と
入力保護ダイオードを集積した。しかし、さらにＣＭＯ
Ｓを追加し、Ｂｉ−ＣＭＯＳ構造としても良い。又、上
記実施例では、Ｎ+ 型拡散領域（エミッタ）８の形成後
に、トレンチ分離を行ったが、例えば、Ｐ+ 型拡散領域
（ベース）７の形成前や、Ｎ+ 型拡散領域６の形成前
（Ｎ- 型シリコン層４の形成後）に、トレンチ分離を行
っても良い。
入力保護ダイオードを集積した。しかし、さらにＣＭＯ
Ｓを追加し、Ｂｉ−ＣＭＯＳ構造としても良い。又、上
記実施例では、Ｎ+ 型拡散領域（エミッタ）８の形成後
に、トレンチ分離を行ったが、例えば、Ｐ+ 型拡散領域
（ベース）７の形成前や、Ｎ+ 型拡散領域６の形成前
（Ｎ- 型シリコン層４の形成後）に、トレンチ分離を行
っても良い。
【図１】本発明の具体的な一実施例に係る集積回路の構
成を示した断面図。
成を示した断面図。
【図２】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図３】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図４】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図５】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図６】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図７】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図８】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図９】同実施例に係る集積回路の製造工程を示した説
明図。
明図。
【図１０】同実施例に係る集積回路の製造工程を示した
説明図。
説明図。
【図１１】同実施例に係る集積回路の等価回路を示した
回路図。
回路図。
【図１２】従来の集積回路の構成を示した断面図。
１…Ｐ- 型シリコン基板 ２…酸化シリコン膜 ３…Ｎ+ 型多結晶層 ４…Ｎ- 型シリコン層 ５…酸化シリコン膜 ６…Ｎ+ 型拡散領域 ７…Ｐ+ 型拡散領域 ８…Ｎ+ 型拡散領域 ９…トレンチ １１…酸化シリコン膜（絶縁分離層）
Claims (1)
- 【請求項１】 バイポーラトランジスタと、前記バイポ
ーラトランジスタのベースに並列接続され、過剰入力電
圧を防止するための保護ダイオードとが同一半導体基板
上に形成された集積回路において、 部分的に酸化シリコン膜の形成された一の伝導型を有す
るシリコン基板と、 前記シリコン基板及び酸化シリコン膜上に成長され、前
記シリコン基板と反対の伝導型を有するシリコン層と、 前記シリコン層に接合し、前記シリコン層と同一伝導型
を有する単結晶シリコン層と、 前記酸化シリコン膜上の前記単結晶シリコン層に形成さ
れたバイポーラトランジスタと、 前記酸化シリコン膜に接合し、前記バイポーラトランジ
スタを周囲から絶縁分離する絶縁分離層と、 前記酸化シリコン膜の存在しない領域での前記シリコン
基板と前記シリコン層とのＰＮ接合により形成された保
護ダイオードとを有する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7907692A JPH05243502A (ja) | 1992-02-27 | 1992-02-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7907692A JPH05243502A (ja) | 1992-02-27 | 1992-02-27 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243502A true JPH05243502A (ja) | 1993-09-21 |
Family
ID=13679805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7907692A Pending JPH05243502A (ja) | 1992-02-27 | 1992-02-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243502A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103793A (ja) * | 2002-09-09 | 2004-04-02 | Denso Corp | 半導体装置およびその製造方法 |
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
-
1992
- 1992-02-27 JP JP7907692A patent/JPH05243502A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103793A (ja) * | 2002-09-09 | 2004-04-02 | Denso Corp | 半導体装置およびその製造方法 |
| US7838909B2 (en) | 2002-09-09 | 2010-11-23 | Denso Corporation | Semiconductor device with trench structure |
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
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