JPH0441500B2 - - Google Patents

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JPH0441500B2
JPH0441500B2 JP57050079A JP5007982A JPH0441500B2 JP H0441500 B2 JPH0441500 B2 JP H0441500B2 JP 57050079 A JP57050079 A JP 57050079A JP 5007982 A JP5007982 A JP 5007982A JP H0441500 B2 JPH0441500 B2 JP H0441500B2
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JP
Japan
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buried layer
region
layer
element isolation
semiconductor substrate
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JP57050079A
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Yasushi Yasuda
Yuki Shimauchi
Akinori Tawara
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Fujitsu Ltd
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体装置、特に入出力素子の静電破
壊耐力を向上させた半導体装置に係る。
(2) 従来技術と問題点 入出力回路を有する従来の半導体装置を第１図
を参照して説明する。例えば、Ｐ形のシリコン基
板２上に埋込層（N+層）４ａを拡散して形成後、
Ｎ形のエピタキシヤル層６，６′を成長し、それ
から素子分離領域８ａそして埋込層４ａのための
コンタクト層１０を拡散によつて形成し、目的に
応じた入出力回路（素子）を領域６′に形成して
いる。第１図では、簡単のため、入出力回路（素
子）として配線層（例えばアルミニウム）１６と
領域６′との間に形成される金属−半導体接触に
よるシヨツトキー・ダイオードを示したが、入出
力素子はトランジスターその他であることもでき
る。
このような従来の入出力素子が静電破壊された
半導体装置を調べてみると、例えば前記のシヨツ
トキー・ダイオードの場合ではアルミニウム１６
が埋込層（N+ｂ層）４ａまで達して短絡してい
るのが見られる。また、入出力素子がトランジス
タで例えばベース端子が入出力に接続されている
場合では、エミツタ−ベース又はベース−コレク
タ接合が破壊され短絡しているのが見られる。
(3) 発明の目的 本発明の目的は、以上のような従来技術に鑑
み、入出力素子の静電破壊を防止した半導体装置
を提供することにある。
(4) 発明の構成 そして、本発明は、上記目的を達成するため
に、半導体基板２上に一導電形の半導体層を有
し、該半導体層の表面から該半導体基板２に達し
素子領域６′を単離する反対導電形の素子分離不
純物領域８ｂを有し、該素子領域６′と該半導体
基板２の間に一導電形の埋込層４ｂが形成され、
該埋込層の一部上方の該素子領域６′上に外部入
出力端子に接続された電極１４が形成され、該電
極１４と接触し該埋込層４ｂまで延在する高濃度
の一導電形不純物領域１０を有し、該埋込層４ｂ
の他の一部上方に該素子領域６′表面に接触して
シヨツトキーダイオードを形成するメタル電極１
６が形成され、該メタル電極１６は内部回路と接
続され、かつ該埋込層４ｂが該素子分離不純物領
域８ｂまで延在してpn接合を形成しているが、
該素子分離不純物領域８ｂは該埋込層４ｂを貫い
てその下の該半導体基板２に達していることを特
徴とする半導体装置を提供する。
本発明に依る半導体装置を製造する場合、埋込
層と反対導電形の前記領域を通常の分離拡散と同
一工程で形成すれば、余分な工程が不要であり、
好ましい。この場合、通常は埋込層を素子分離形
成領域まで延長してそうした半導体装置を製造す
ることが実現的であるが、発明の本質からは埋込
層と素子分離領域が接触していればよいものであ
る。
なお、本発明において入出力素子とは必ずしも
シヨツトキーダイオドの単一の素子であることを
意味せず、そうした素子の複合構造（入出力回
路）をも含む意味である。
(5) 発明の実施例 以下、本発明の実施例について説明する。
第３図を参照すると、Ｐ形シリコン基板３に選
択的にヒ素又はアンチモンを熱拡散（約1200〜
1300℃）させて埋込層（N+ｂ層）４ｂを形成し
た。埋込層４ｂは後で素子分離領域８ｂを形成す
る領域まで延在させ、深さ約３〜5μm、シート抵
抗約20Ω／□とした。それからＮ形エピタキシヤ
ル層６，６′を成長した。それは厚さ約２〜5μm、
抵抗約0.6〜0.9Ω・cmとした。それから、素子分
離拡散のため、開孔を有する酸化膜の上から全面
にホウ素・シリケートガラスを成長し、その中に
含まれているホウ素を拡散窓を通して熱拡散（約
1200℃）させて、Ｎ形エピタキシヤル層を分離す
る素子分離領域８ｂを形成すると共に、埋込層４
ｂと素子分離領域８ｂとの間にpn接合を形成し
た。このとき素子分離を確実にするために、素子
分離領域８ｂは埋込層４ｂを貫いてシリコン基板
２に達するまで十分に深く形成した。このホウ素
拡散素子分離領域８ｂのホウ素濃度は〜1020cm-
３、抵抗は約6Ω／□であつた。
その後、通常の手法に依つて、N+コンタクト
領域１０を形成し、酸化膜１２をパターニング
し、アルミニウム１４，１６を被着及びパターニ
ングした。
こうして作製した半導体装置の静電破壊耐力を
試験するために、充電したコンデンサー（約
200pF）の電圧を入出力端子１４と大地電位に接
続された８ａの間に瞬間的に印加した。その結
果、シヨツトキー・ダイオードが破壊された電圧
は約220Vであつた。一方、上記の例と同様にし
て、しかし埋込層４ｂを素子分離領域８ｂまで延
在させないで作成した、従来形の半導体装置で
は、静電破壊耐圧は約150Vであつた。
以上の実施例をTTL回路に適用した場合を回
路図で示すと、第３図の破線内が構成となり、入
力端子１４に過大入力電圧が加わつてもD2でチ
ヤージが逃がされてシヨツトキーダイオードSD1
は保護される。
(6) 発明の効果 以上の説明から明らかなように、本発明に依れ
ば、素子分離した入出力素子（回路）の下部に埋
込層を有する半導体装置における入出力素子（回
路）の静電破壊がより良く防止される。
【図面の簡単な説明】
第１図は従来の半導体装置の概略断面図、第２
図は本発明の半導体装置の概略断面図、第３図は
第２図の実施例をTTL回路に適用した場合を示
す回路図である。 ４ｂ……埋込層、６′……活性層、８ｂ……素
子分離領域。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板２上に一導電形の半導体層を有
    し、該半導体層の表面から該半導体基板２に達し
    素子領域６′を単離する反対導電形の素子分離不
    純物領域８ｂを有し、該素子領域６′と該半導体
    基板２の間に一導電形の埋込層４ｂが形成され、
    該埋込層の一部上方の該素子領域６′上に外部入
    出力端子に接続された電極１４が形成され、該電
    極１４と接触し該埋込層４ｂまで延在する高濃度
    の一導電形不純物領域１０を有し、該埋込層４ｂ
    の他の一部上方に該素子領域６′表面に接触して
    シヨツトキーダイオードを形成するメタル電極１
    ６が形成され、該メタル電極１６は内部回路と接
    続され、かつ該埋込層４ｂが該素子分離不純物領
    域８ｂまで延在してpn接合を形成しているが、
    該素子分離不純物領域８ｂは該埋込層４ｂを貫い
    てその下の該半導体基板２に達していることを特
    徴とする半導体装置。
JP57050079A 1982-03-30 1982-03-30 半導体装置 Granted JPS58168255A (ja)

Priority Applications (4)

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JP57050079A JPS58168255A (ja) 1982-03-30 1982-03-30 半導体装置
DE8383400644T DE3380194D1 (en) 1982-03-30 1983-03-29 Semiconductor device
EP83400644A EP0090738B1 (en) 1982-03-30 1983-03-29 Semiconductor device
US07/256,259 US4888623A (en) 1982-03-30 1988-10-12 Semiconductor device with PN junction isolation for TTL or ECL circuits

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JP57050079A JPS58168255A (ja) 1982-03-30 1982-03-30 半導体装置

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JPH0441500B2 true JPH0441500B2 (ja) 1992-07-08

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EP (1) EP0090738B1 (ja)
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