JPS648469B2 - - Google Patents
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- JPS648469B2 JPS648469B2 JP16196179A JP16196179A JPS648469B2 JP S648469 B2 JPS648469 B2 JP S648469B2 JP 16196179 A JP16196179 A JP 16196179A JP 16196179 A JP16196179 A JP 16196179A JP S648469 B2 JPS648469 B2 JP S648469B2
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- conductivity type
- type region
- opposite conductivity
- protection device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の入力保護装置に関す
る。
る。
元来MIS電界効果型集積回路（以下MIS FET
ICという）は回路設計が行いやすく高集積の回
路が容易に得られるという利点があるが、他方サ
ージ電圧に対して弱く、こわれやすく使いにくい
という欠点がある。サージ電圧による破壊の最も
多い個所はゲート二酸化硅素膜（以下酸化膜とい
う）の絶縁破壊である。通常ゲート酸化膜は1000
Å程度であつて、これは70V程度のサージ電圧で
破壊される。ゲート酸化膜の強度というのは人が
作業する事によつて人体に蓄積された静電気の放
電によつて破壊される程度である。一般的に、サ
ージ電圧によるゲート酸化膜の破壊を防ぐのに入
力保護装置を設け、これは、２つの働きを成す部
分よりなる。即ちサージ電圧の波形を鈍らせる部
分と、サージ電圧をクランプする部分である（第
１図参照）。第１図と保護されるトランジスタT2
のゲートに接続する入力回路にはサージ電圧をク
ランプする装置として、主にＰ−Ｎ接合の逆方向
耐圧（Ｒの接合耐圧）トランジスタのドレイン領
域の接合耐圧Tr1を利用するものがある。他方サ
ージ電圧の波形を鈍らせる装置として通常拡散層
抵抗Ｒを行いる。これは拡散層抵抗の抵抗と接合
容量でサージ電圧の波形を鈍らせる働きをする
が、抵抗値は経験上5kΩ程度必要である。とこ
ろが拡散層の層抵抗内部の素子のたとえばソー
ス、ドレイン領域あるいは内部配線領域と同時に
形成されるので、これは約100Ω／□程度の低い
値であり、5μｍ巾の拡散層で5kΩの値を得るに
は250μｍの長さが必要となる。又入力保護装置
の拡散層近辺に他の回路の拡散層があるとシリコ
ン基板と酸化膜の界面を通して絶縁破壊されるの
で入力保護装置の拡散層の近辺（通常50μｍ程
度）には、他の回路の拡散層を設置出来ないので
入力保護装置の占める面積は大きなものとなる。
ICという）は回路設計が行いやすく高集積の回
路が容易に得られるという利点があるが、他方サ
ージ電圧に対して弱く、こわれやすく使いにくい
という欠点がある。サージ電圧による破壊の最も
多い個所はゲート二酸化硅素膜（以下酸化膜とい
う）の絶縁破壊である。通常ゲート酸化膜は1000
Å程度であつて、これは70V程度のサージ電圧で
破壊される。ゲート酸化膜の強度というのは人が
作業する事によつて人体に蓄積された静電気の放
電によつて破壊される程度である。一般的に、サ
ージ電圧によるゲート酸化膜の破壊を防ぐのに入
力保護装置を設け、これは、２つの働きを成す部
分よりなる。即ちサージ電圧の波形を鈍らせる部
分と、サージ電圧をクランプする部分である（第
１図参照）。第１図と保護されるトランジスタT2
のゲートに接続する入力回路にはサージ電圧をク
ランプする装置として、主にＰ−Ｎ接合の逆方向
耐圧（Ｒの接合耐圧）トランジスタのドレイン領
域の接合耐圧Tr1を利用するものがある。他方サ
ージ電圧の波形を鈍らせる装置として通常拡散層
抵抗Ｒを行いる。これは拡散層抵抗の抵抗と接合
容量でサージ電圧の波形を鈍らせる働きをする
が、抵抗値は経験上5kΩ程度必要である。とこ
ろが拡散層の層抵抗内部の素子のたとえばソー
ス、ドレイン領域あるいは内部配線領域と同時に
形成されるので、これは約100Ω／□程度の低い
値であり、5μｍ巾の拡散層で5kΩの値を得るに
は250μｍの長さが必要となる。又入力保護装置
の拡散層近辺に他の回路の拡散層があるとシリコ
ン基板と酸化膜の界面を通して絶縁破壊されるの
で入力保護装置の拡散層の近辺（通常50μｍ程
度）には、他の回路の拡散層を設置出来ないので
入力保護装置の占める面積は大きなものとなる。
本発明は従来と変わらない能力を持ち且つ占有
面積の小さな有効な入力保護装置を提供すること
である。
面積の小さな有効な入力保護装置を提供すること
である。
本発明は一導電型の半導体基板に設けられた第
１の逆導電型領域と、この第１の逆導電型領域の
２ケ所にそれぞれ接続された配線層と、この配線
層の接続された部分の間の第１の逆導電型領域の
部分に設けられた第１の逆導電型領域より層抵抗
の小さく、かつ第１の領域より深い第２の逆導電
型領域を含むことを特徴とする入力保護装置であ
る。
１の逆導電型領域と、この第１の逆導電型領域の
２ケ所にそれぞれ接続された配線層と、この配線
層の接続された部分の間の第１の逆導電型領域の
部分に設けられた第１の逆導電型領域より層抵抗
の小さく、かつ第１の領域より深い第２の逆導電
型領域を含むことを特徴とする入力保護装置であ
る。
すなわち、本発明は第１の逆導電型領域は高い
層抵抗を有し、これによりサージ電圧の波形を鈍
らせ、第２の逆導電型領域でサージ電圧をクラン
プすることとなるから入力ゲート酸化膜の絶縁破
壊は有効に防止される。
層抵抗を有し、これによりサージ電圧の波形を鈍
らせ、第２の逆導電型領域でサージ電圧をクラン
プすることとなるから入力ゲート酸化膜の絶縁破
壊は有効に防止される。
第１の逆導電型領域はイオン注入で形成するの
が高層抵抗を得るうえで有利であり、第２の逆導
電型領域は低層抵抗であるから、たとえば保護さ
れるトランジスタのソース、ドレイン領域と同時
に形成してもよい。
が高層抵抗を得るうえで有利であり、第２の逆導
電型領域は低層抵抗であるから、たとえば保護さ
れるトランジスタのソース、ドレイン領域と同時
に形成してもよい。
又、このような本発明の構成は第１の逆導電型
領域中に第２の逆導電型領域が設けられるから占
有面積は小となる。
領域中に第２の逆導電型領域が設けられるから占
有面積は小となる。
さらに第２の導電型領域と基板とのなすPN接
合は基板内部にのみに形成することができ、接板
表面とその上の酸化膜との界面にかからないよう
にすることができるから、この入力保護装置の入
力容量、降伏電圧の均一性が良いものとなる。
合は基板内部にのみに形成することができ、接板
表面とその上の酸化膜との界面にかからないよう
にすることができるから、この入力保護装置の入
力容量、降伏電圧の均一性が良いものとなる。
本発明の一実施例を図を用いて次に説明する。
Ｐ型シリコン基板１に拡散層層抵抗の高い領域を
作る為の酸化膜２を設け、これに写真蝕刻法によ
りパターニングし、穴をあける。次に開孔部にリ
ンを50KeVでイオン注入する。酸化膜２は2000
Å程度でイオン注入されたリンは酸化膜中に留ま
り、シリコン基板１には到達しない（第２図ａ）。
次にウエツト雰囲気中に1000℃で約4000Å酸化膜
を成長させ、同時に高層抵抗部の押込みを行い、
Ｎ型層３を形成する。次に写真蝕刻法により酸化
膜２に穴をあけ熱拡散法（又はイオン注入）によ
りリンを導入する（第２図ｂ）。その時の不純物
濃度は第２図ａで行つたイオン注入の不純物濃度
より高くする。又この拡散はソース、ドレイン拡
散層形成と同時に行なつても良い。次に酸化膜２
に写真蝕刻法により穴あけを行ない金属配線５を
行なう。本実施例によると高層抵抗層３はリンを
50KeVで１×1016cm-3イオン注入した結果約900
Ω／□の層抵抗が得られ、又、サージ電圧クラン
プ用の拡散層４のＰ−Ｎ接合耐圧50Vで良好な入
力保護装置が得られた。第３図はこのようにして
設けられた入力保護装置Ｒを保護すべきトランジ
スタT2に他の保護装置T1と共に接続した回路図
である。
Ｐ型シリコン基板１に拡散層層抵抗の高い領域を
作る為の酸化膜２を設け、これに写真蝕刻法によ
りパターニングし、穴をあける。次に開孔部にリ
ンを50KeVでイオン注入する。酸化膜２は2000
Å程度でイオン注入されたリンは酸化膜中に留ま
り、シリコン基板１には到達しない（第２図ａ）。
次にウエツト雰囲気中に1000℃で約4000Å酸化膜
を成長させ、同時に高層抵抗部の押込みを行い、
Ｎ型層３を形成する。次に写真蝕刻法により酸化
膜２に穴をあけ熱拡散法（又はイオン注入）によ
りリンを導入する（第２図ｂ）。その時の不純物
濃度は第２図ａで行つたイオン注入の不純物濃度
より高くする。又この拡散はソース、ドレイン拡
散層形成と同時に行なつても良い。次に酸化膜２
に写真蝕刻法により穴あけを行ない金属配線５を
行なう。本実施例によると高層抵抗層３はリンを
50KeVで１×1016cm-3イオン注入した結果約900
Ω／□の層抵抗が得られ、又、サージ電圧クラン
プ用の拡散層４のＰ−Ｎ接合耐圧50Vで良好な入
力保護装置が得られた。第３図はこのようにして
設けられた入力保護装置Ｒを保護すべきトランジ
スタT2に他の保護装置T1と共に接続した回路図
である。
第１図は入力保護装置の一例を示す回路図であ
る。第２図ａ乃至第２図ｄは本発明の実施例の製
造を工程順に示した断面図である。第３図は入力
保護装置の本実施例の回路図を示す。尚、図にお
いて、１……Ｐ型シリコン基板、２……二酸化珪
素膜、３……高層抵抗拡散層、４……サージ電圧
クランプ用の拡散層、５……金属配線である。
る。第２図ａ乃至第２図ｄは本発明の実施例の製
造を工程順に示した断面図である。第３図は入力
保護装置の本実施例の回路図を示す。尚、図にお
いて、１……Ｐ型シリコン基板、２……二酸化珪
素膜、３……高層抵抗拡散層、４……サージ電圧
クランプ用の拡散層、５……金属配線である。
Claims (1)
- １ 半導体集積回路の入力保護装置において、一
導電型の半導体基板に設けられた第１の逆導電型
領域と、該第１の逆導電型領域の２ケ所にそれぞ
れ接続された配線層と、該配線層の接続された部
分の間の前記第１の逆導電型領域の部分に設けら
れた前記第１の逆導電型領域より層抵抗が低くか
つ第１の逆導電型領域より深い第２の逆導電型領
域とを含むことを特徴とする入力保護回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196179A JPS5683964A (en) | 1979-12-13 | 1979-12-13 | Input protective device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196179A JPS5683964A (en) | 1979-12-13 | 1979-12-13 | Input protective device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683964A JPS5683964A (en) | 1981-07-08 |
| JPS648469B2 true JPS648469B2 (ja) | 1989-02-14 |
Family
ID=15745352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16196179A Granted JPS5683964A (en) | 1979-12-13 | 1979-12-13 | Input protective device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683964A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602267A (en) * | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
| JPS5944862A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 半導体装置 |
| JPS59218764A (ja) * | 1983-05-27 | 1984-12-10 | Hitachi Ltd | 半導体集積回路装置 |
| US4830976A (en) * | 1984-10-01 | 1989-05-16 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit resistor |
| JPS6271275A (ja) * | 1985-09-25 | 1987-04-01 | Toshiba Corp | 半導体集積回路 |
| JPH02119244A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 半導体集積回路の製造方法 |
| JPH03272180A (ja) * | 1990-03-22 | 1991-12-03 | Toshiba Corp | 半導体集積回路 |
| JP2611639B2 (ja) * | 1993-11-25 | 1997-05-21 | 日本電気株式会社 | 半導体装置 |
-
1979
- 1979-12-13 JP JP16196179A patent/JPS5683964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683964A (en) | 1981-07-08 |
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