JP2658842B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にドレイン・ソ−ス間に印加される過電圧サ−ジに対し
て強い半導体装置の構造に関する。
にドレイン・ソ−ス間に印加される過電圧サ−ジに対し
て強い半導体装置の構造に関する。
【０００２】
【従来の技術】従来の半導体装置は、例えば図３に示す
ように、5E14／cm3程度にボロンをド−プしたＰ-基板１
にＮ-ドレイン２、Ｐ領域(Ｐ層３)、ゲ−ト酸化膜４、
ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ドレイン７
を順次形成し、ドレイン・ソ−ス間耐圧300Vの半導体装
置を得ている(特開平3−242976号公報参照)。
ように、5E14／cm3程度にボロンをド−プしたＰ-基板１
にＮ-ドレイン２、Ｐ領域(Ｐ層３)、ゲ−ト酸化膜４、
ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ドレイン７
を順次形成し、ドレイン・ソ−ス間耐圧300Vの半導体装
置を得ている(特開平3−242976号公報参照)。
【０００３】また、従来の他の半導体装置は、図４に示
すように、4E14／cm3程度にボロンをド−プしたＰ-基板
１にＰ型埋込層13、Ｎ-ドレイン２、Ｐ層３、ゲ−ト酸
化膜４、ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ド
レイン７、ソ−ス電極10、ドレイン電極11を順次形成
し、ドレイン・ソ− ス間耐圧370Vの半導体装置を得て
いる(米国特許第4,300,150号明細書参照)。
すように、4E14／cm3程度にボロンをド−プしたＰ-基板
１にＰ型埋込層13、Ｎ-ドレイン２、Ｐ層３、ゲ−ト酸
化膜４、ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ド
レイン７、ソ−ス電極10、ドレイン電極11を順次形成
し、ドレイン・ソ− ス間耐圧370Vの半導体装置を得て
いる(米国特許第4,300,150号明細書参照)。
【０００４】
【発明が解決しようとする課題】前記図３及び図４に示
す従来の半導体装置では、ドレイン・ソ−ス間耐圧がＮ
-ドレイン２の不純物濃度とソ−ス・ドレイン間の長さ
で決まるようにするため、Ｐ-基板１は、不純物濃度が
十分低く抑えられ、Ｎ-ドレイン２とＰ-基板１との耐圧
は、ドレイン・ソ−ス間耐圧よりも充分高く設定してい
た。
す従来の半導体装置では、ドレイン・ソ−ス間耐圧がＮ
-ドレイン２の不純物濃度とソ−ス・ドレイン間の長さ
で決まるようにするため、Ｐ-基板１は、不純物濃度が
十分低く抑えられ、Ｎ-ドレイン２とＰ-基板１との耐圧
は、ドレイン・ソ−ス間耐圧よりも充分高く設定してい
た。
【０００５】例えば前記図３に示す従来の半導体装置で
は、Ｐ-基板１の濃度は5E14／cm3程度であるため、Ｎ-
ドレイン２とＰ-基板１の耐圧は約530Vであり、ドレイ
ン・ソ−ス間耐圧300Vに比べて充分高くなっている。ま
た、前記図４に示す従来の半導体装置では、Ｐ-基板の
濃度は4E14／cm3程度であるため、Ｎ-ドレイン２とＰ-
基板１の耐圧は約630Vであり、ドレイン・ソ−ス間耐圧
370Vに比べて充分高くなっている。
は、Ｐ-基板１の濃度は5E14／cm3程度であるため、Ｎ-
ドレイン２とＰ-基板１の耐圧は約530Vであり、ドレイ
ン・ソ−ス間耐圧300Vに比べて充分高くなっている。ま
た、前記図４に示す従来の半導体装置では、Ｐ-基板の
濃度は4E14／cm3程度であるため、Ｎ-ドレイン２とＰ-
基板１の耐圧は約630Vであり、ドレイン・ソ−ス間耐圧
370Vに比べて充分高くなっている。
【０００６】このような耐圧構造の従来の半導体装置で
は、インダクタンス負荷等を駆動する場合には、インダ
クタンスからの逆サ−ジでドレイン・ソ−ス間がブレ−
クダウンし、このブレ−クダウン電流がＰベ−ス６を流
れる際にＰベ−ス６内で電圧降下を起こし、Ｎ+ソ−ス
７、 Ｐベ−ス６、Ｎ-ドレイン２よりなる寄生ＮＰＮト
ランジスタをタ−ンオンさせるため、電流集中により半
導体装置を破壊させるという問題点があった。
は、インダクタンス負荷等を駆動する場合には、インダ
クタンスからの逆サ−ジでドレイン・ソ−ス間がブレ−
クダウンし、このブレ−クダウン電流がＰベ−ス６を流
れる際にＰベ−ス６内で電圧降下を起こし、Ｎ+ソ−ス
７、 Ｐベ−ス６、Ｎ-ドレイン２よりなる寄生ＮＰＮト
ランジスタをタ−ンオンさせるため、電流集中により半
導体装置を破壊させるという問題点があった。
【０００７】本発明は、上記問題点に鑑み成されたもの
であって、その目的は、ドレイン・ソ−ス間に印加され
る過電圧サ−ジに対して強い、即ち逆サ−ジに対して強
い半導体装置を提供することにある。
であって、その目的は、ドレイン・ソ−ス間に印加され
る過電圧サ−ジに対して強い、即ち逆サ−ジに対して強
い半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置で
は、具体的には、前記図３及び図４に示す従来の半導体
装置において、Ｐ-基板１の不純物濃度を高くし、Ｎ-ド
レイン２とＰ-基板１との耐圧がソ−ス・ドレイン間耐
圧よりも低くした構造となっており、これにより前記目
的とするドレイン・ソ−ス間に印加される過電圧サ−ジ
に対して強い半導体装置を提供するものである。
は、具体的には、前記図３及び図４に示す従来の半導体
装置において、Ｐ-基板１の不純物濃度を高くし、Ｎ-ド
レイン２とＰ-基板１との耐圧がソ−ス・ドレイン間耐
圧よりも低くした構造となっており、これにより前記目
的とするドレイン・ソ−ス間に印加される過電圧サ−ジ
に対して強い半導体装置を提供するものである。
【０００９】即ち、本発明は、「第１導電型半導体基板
上に第２導電型半導体領域を形成し、この第２導電型半
導体領域の表面に形成された第１導電型ベース領域の中
に高濃度第２導電型半 導体領域を形成すると共に、前記
ベース領域に一部重畳してゲート電極を形成 し、前記第
２導電型半導体領域の表面に形成された高濃度第２導電
型半導体領 域と前記ゲート電極との間に第１導電型電界
緩和層を形成した半導体装置であ って、前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部を保
護ダイオードとして使用することを特徴とする半導体装
置。」(請求項１)を要旨とし、また、「前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部耐圧
が、ド レイン・ソース間耐圧より低い」(請求項２)こと
を特徴とする。
上に第２導電型半導体領域を形成し、この第２導電型半
導体領域の表面に形成された第１導電型ベース領域の中
に高濃度第２導電型半 導体領域を形成すると共に、前記
ベース領域に一部重畳してゲート電極を形成 し、前記第
２導電型半導体領域の表面に形成された高濃度第２導電
型半導体領 域と前記ゲート電極との間に第１導電型電界
緩和層を形成した半導体装置であ って、前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部を保
護ダイオードとして使用することを特徴とする半導体装
置。」(請求項１)を要旨とし、また、「前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部耐圧
が、ド レイン・ソース間耐圧より低い」(請求項２)こと
を特徴とする。
【００１０】
【実施例】次に、本発明について図１及び図２を参照し
て説明する。図１は、本発明の実施例を示す半導体装置
の平面図であり、図２は、図１のＸ−Ｘ線に沿った縦断
面図である。本実施例の半導体装置では、図２におい
て、Ｐ-基板１としては、ドレイン・ソ−ス間耐圧が600
Vの場合を例に取ると、4E14／cm3程度にボロンがド−プ
された基板が用いられる。
て説明する。図１は、本発明の実施例を示す半導体装置
の平面図であり、図２は、図１のＸ−Ｘ線に沿った縦断
面図である。本実施例の半導体装置では、図２におい
て、Ｐ-基板１としては、ドレイン・ソ−ス間耐圧が600
Vの場合を例に取ると、4E14／cm3程度にボロンがド−プ
された基板が用いられる。
【００１１】Ｎ-ドレイン２は、加速電圧約150KeV、ド
−ズ量3E12／cm2程度のリンのイオン注入後約1200℃、
約360分の押し込みにより形成し、Ｐ層(Ｐ-層)３は、加
速電圧約100KeV、ド−ズ量7E12／cm2程度のボロンのイ
オン注入後酸化を980℃、約200分行い、約7600オングス
トロ−ムの酸化膜形成と同時に形成する。
−ズ量3E12／cm2程度のリンのイオン注入後約1200℃、
約360分の押し込みにより形成し、Ｐ層(Ｐ-層)３は、加
速電圧約100KeV、ド−ズ量7E12／cm2程度のボロンのイ
オン注入後酸化を980℃、約200分行い、約7600オングス
トロ−ムの酸化膜形成と同時に形成する。
【００１２】その後、約0.05μｍのゲ−ト酸化膜４、リ
ンが約5E19／cm3程度にド−プされた約0.6μｍのゲ−ト
電極５を形成し、続いて加速電圧約70KeV、ド−ズ量8E1
3／cm2程度のボロンのイオン注入後約1140℃、145分程
度の押込みにより深さ約3μｍ、表面濃度8E17／cm3程度
のＰベ−ス６を形成する。
ンが約5E19／cm3程度にド−プされた約0.6μｍのゲ−ト
電極５を形成し、続いて加速電圧約70KeV、ド−ズ量8E1
3／cm2程度のボロンのイオン注入後約1140℃、145分程
度の押込みにより深さ約3μｍ、表面濃度8E17／cm3程度
のＰベ−ス６を形成する。
【００１３】次に、加速電圧70KeV、ド−ズ量5E15／cm2
程度のヒ素をイオン注入し、約1000℃、10分程度の押込
みにより、深さ約0.3μｍ、表面濃度約1.5E20／cm3のＮ
+ソ−ス／Ｎ+ドレイン７を形成した後、加速電圧約50Ke
V、ド−ズ量5E15／cm2程度のボロンのイオン注入により
Ｐ+層８を形成する。
程度のヒ素をイオン注入し、約1000℃、10分程度の押込
みにより、深さ約0.3μｍ、表面濃度約1.5E20／cm3のＮ
+ソ−ス／Ｎ+ドレイン７を形成した後、加速電圧約50Ke
V、ド−ズ量5E15／cm2程度のボロンのイオン注入により
Ｐ+層８を形成する。
【００１４】その後、厚さ約1μｍの層間絶縁膜９、厚
さ約1.1μｍのアルミのソ−ス電極10及びドレイン電極1
1が所定のパタ−ンに形成され、本発明の半導体装置が
完成する。なお、不純物導入工程、パタ−ニング工程で
フォトレジスト工程が本実施例で用いられるのは言うま
でもない。
さ約1.1μｍのアルミのソ−ス電極10及びドレイン電極1
1が所定のパタ−ンに形成され、本発明の半導体装置が
完成する。なお、不純物導入工程、パタ−ニング工程で
フォトレジスト工程が本実施例で用いられるのは言うま
でもない。
【００１５】本実施例の半導体装置において、ドレイン
・ソ−ス間耐圧は、Ｐ層(Ｐ-層)３の長さで決まり、約8
0μｍで730Vの耐圧が得られ、約4E13／cm3のボロン濃度
のＰ-基板１とＮ-ドレイン２との耐圧は、約630Vである
から(Ｐ-基板１はソ−スと同電位である)、ドレイン・
ソ−ス間耐圧は、基板ダイオ−ド耐圧(Ｎ-ドレイン２と
Ｐ-基板１のダイオ−ド耐圧)よりも高くなっている。
・ソ−ス間耐圧は、Ｐ層(Ｐ-層)３の長さで決まり、約8
0μｍで730Vの耐圧が得られ、約4E13／cm3のボロン濃度
のＰ-基板１とＮ-ドレイン２との耐圧は、約630Vである
から(Ｐ-基板１はソ−スと同電位である)、ドレイン・
ソ−ス間耐圧は、基板ダイオ−ド耐圧(Ｎ-ドレイン２と
Ｐ-基板１のダイオ−ド耐圧)よりも高くなっている。
【００１６】本実施例では、上記したように、ドレイン
・ソ−ス間耐圧と基板ダイオ−ドの耐圧を約100V差を持
たせた場合、２倍以上の逆サ−ジエネルギ−を吸収する
ことができる。なお、本発明は、上記実施例にのみ限定
されるものではなく、ＰチャネルMOSFETにも適用するこ
とができ、これも本発明に包含されるものである。
・ソ−ス間耐圧と基板ダイオ−ドの耐圧を約100V差を持
たせた場合、２倍以上の逆サ−ジエネルギ−を吸収する
ことができる。なお、本発明は、上記実施例にのみ限定
されるものではなく、ＰチャネルMOSFETにも適用するこ
とができ、これも本発明に包含されるものである。
【００１７】
【発明の効果】以上説明したように本発明の半導体装置
は、ドレイン・ソ−ス間耐圧より耐圧の低い基板ダイオ
−ドを備えているので、インダクタンス負荷などで発生
する逆サ−ジは基板ダイオ−ドで吸収され、MOS FETの
Ｐベ−スへ流れ込まないため、寄生NPNトランジスタが
オンせず、逆サ−ジに対して非常に強く、前記実施例の
ように、ドレイン・ソ−ス間耐圧と基板ダイオ−ドの耐
圧を約100V差を持たせた場合には、２倍以上の逆サ−ジ
エネルギ−を吸収できるという効果が生じる。
は、ドレイン・ソ−ス間耐圧より耐圧の低い基板ダイオ
−ドを備えているので、インダクタンス負荷などで発生
する逆サ−ジは基板ダイオ−ドで吸収され、MOS FETの
Ｐベ−スへ流れ込まないため、寄生NPNトランジスタが
オンせず、逆サ−ジに対して非常に強く、前記実施例の
ように、ドレイン・ソ−ス間耐圧と基板ダイオ−ドの耐
圧を約100V差を持たせた場合には、２倍以上の逆サ−ジ
エネルギ−を吸収できるという効果が生じる。
【図１】本発明の一実施例を示す半導体装置の平面図。
【図２】図１のＸ−Ｘ線に沿った縦断面図。
【図３】従来の一例を示す半導体装置の縦断面図。
【図４】従来の他の例を示す半導体装置の縦断面図。
１ Ｐ-基板 ２ Ｎ-ドレイン ３ Ｐ層 ４ ゲ−ト酸化膜 ５ ゲ−ト電極 ６ Ｐベ−ス ７ Ｎ+ソ−ス／Ｎ+ドレイン ８ Ｐ+層 ９ 層間絶縁膜 １０ ソ−ス電極 １１ ドレイン電極 １２ 基板電極 １３ Ｐ型埋込み層
Claims (2)
- 【請求項１】 第１導電型半導体基板上に第２導電型半
導体領域を形成し、この第２導電型半導体領域の表面に
形成された第１導電型ベース領域の中に高濃度第２導電
型半導体領域を形成すると共に、前記ベース領域に一部
重畳してゲート電極を形成し、前記第２導電型半導体領
域の表面に形成された高濃度第２導電型半導体領域と前
記ゲート電極との間に第１導電型電界緩和層を形成した
半導体装置であって、前記第１導電型半導体基板と前記
第２導電型半導体領域との接合部を保護ダイオードとし
て使用することを特徴とする半導体装置。 - 【請求項２】 前記第１導電型半導体基板と前記第２導
電型半導体領域との接合部耐圧がドレイン・ソース間耐
圧より低いことを特徴とする請求項１記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315985A JP2658842B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
| US08/604,295 US5635743A (en) | 1993-11-22 | 1996-02-21 | Semiconductor device having an increased withstand voltage against an inverse surge voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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