JPH0563191A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0563191A JPH0563191A JP22041791A JP22041791A JPH0563191A JP H0563191 A JPH0563191 A JP H0563191A JP 22041791 A JP22041791 A JP 22041791A JP 22041791 A JP22041791 A JP 22041791A JP H0563191 A JPH0563191 A JP H0563191A
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- JP
- Japan
- Prior art keywords
- drain
- source
- current
- voltage
- transistor
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ドレイン１とソース２の間に高電圧が印加され
ても破壊しにくいＬＤＤ構造の電界効果トランジスタを
提供する。 【構成】ドレイン１とソース２にＰ型シリコン基板７の
主面に対し下方に凸な深い拡散層８をドレイン１とソー
ス２間の突抜け電流値が所望の値になるような深さ・形
状でそれぞれ形成する。 【効果】高電圧がかかった場合、ドレイン１とソース２
の深い拡散層８間で大きな突抜け電流が流れるので、Ｌ
ＤＤの浅い拡散層９の間に電流が集中しなくなりトラン
ジスタが破壊しにくくなる。また高電圧の放電も速いの
で高電圧状態の時間を短くできる。
ても破壊しにくいＬＤＤ構造の電界効果トランジスタを
提供する。 【構成】ドレイン１とソース２にＰ型シリコン基板７の
主面に対し下方に凸な深い拡散層８をドレイン１とソー
ス２間の突抜け電流値が所望の値になるような深さ・形
状でそれぞれ形成する。 【効果】高電圧がかかった場合、ドレイン１とソース２
の深い拡散層８間で大きな突抜け電流が流れるので、Ｌ
ＤＤの浅い拡散層９の間に電流が集中しなくなりトラン
ジスタが破壊しにくくなる。また高電圧の放電も速いの
で高電圧状態の時間を短くできる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に入出力端子に接続された電界効果トランジスタ（以後
ＦＥＴと記す）に関する。
に入出力端子に接続された電界効果トランジスタ（以後
ＦＥＴと記す）に関する。
【０００２】
【従来の技術】ＦＥＴは、高集積化に優れるため、集積
回路に多用されている。しかし、ＦＥＴはその構造上、
過電圧により容易に絶縁破壊されてしまうため、従来よ
り様々な保護手段が構じられている。この代表的な例を
図５，６を用いて説明する。
回路に多用されている。しかし、ＦＥＴはその構造上、
過電圧により容易に絶縁破壊されてしまうため、従来よ
り様々な保護手段が構じられている。この代表的な例を
図５，６を用いて説明する。
【０００３】図５はＦＥＴの一種であるＭＩＳ型トラン
ジスタの電圧電流特性である。図中のドレイン・アバラ
ンシェ電圧ＢＶDSは、ゲート絶縁膜厚とドレイン構造に
よって主として決定され、この電圧を越えるとドレイン
電流は急激に増加する。従って、集積回路の出力では入
力端子にＰ型及びＮ型のＭＩＳトランジスタのドレイン
を接続する（図６）と、端子に静電気等の過電圧が印加
された場合に入力回路Ｃのゲート絶縁膜の破壊電圧より
低いドレイン・アバランシェ電圧に瞬時にクランプされ
る。ドレイン・アバランシェ電流により静電気は放電さ
れるため、入力回路又は出力トランジスタのゲート絶縁
膜には絶縁破壊電圧が長時間印加される事はない。従っ
て静電破壊強度の強い半導体装置が提供されていた。
ジスタの電圧電流特性である。図中のドレイン・アバラ
ンシェ電圧ＢＶDSは、ゲート絶縁膜厚とドレイン構造に
よって主として決定され、この電圧を越えるとドレイン
電流は急激に増加する。従って、集積回路の出力では入
力端子にＰ型及びＮ型のＭＩＳトランジスタのドレイン
を接続する（図６）と、端子に静電気等の過電圧が印加
された場合に入力回路Ｃのゲート絶縁膜の破壊電圧より
低いドレイン・アバランシェ電圧に瞬時にクランプされ
る。ドレイン・アバランシェ電流により静電気は放電さ
れるため、入力回路又は出力トランジスタのゲート絶縁
膜には絶縁破壊電圧が長時間印加される事はない。従っ
て静電破壊強度の強い半導体装置が提供されていた。
【０００４】
【発明が解決しようとする課題】この従来の保護回路で
は、ドレイン・アバランシェ電流により、過電圧印加時
の電荷を放電し、集積回路を保護している。しかし、近
年は微細加工技術の進歩により、ＭＩＳトランジスタの
チャネル長は１ミクロン前後までになり、これに従いト
ランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造をとるようになった。この結果、ドレイ
ン（又はソース）の浅い拡散層の側に抵抗の高い領域が
生じ、ドレイン・アバランシェ電流が大きいと抵抗の高
い部分で熱破壊が生じるという現象が発生する。このた
め、近年の微細な集積回路装置では静電破壊耐圧が低下
するという問題があった。
は、ドレイン・アバランシェ電流により、過電圧印加時
の電荷を放電し、集積回路を保護している。しかし、近
年は微細加工技術の進歩により、ＭＩＳトランジスタの
チャネル長は１ミクロン前後までになり、これに従いト
ランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造をとるようになった。この結果、ドレイ
ン（又はソース）の浅い拡散層の側に抵抗の高い領域が
生じ、ドレイン・アバランシェ電流が大きいと抵抗の高
い部分で熱破壊が生じるという現象が発生する。このた
め、近年の微細な集積回路装置では静電破壊耐圧が低下
するという問題があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
出力用又は入出力保護用のトランジスタの電圧電流特性
において、ドレイン・ソース間の突抜け電流値が、ドレ
イン・アバランシェ電圧時に所定値以上になる様に形成
されたものである。
出力用又は入出力保護用のトランジスタの電圧電流特性
において、ドレイン・ソース間の突抜け電流値が、ドレ
イン・アバランシェ電圧時に所定値以上になる様に形成
されたものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図２は本発明による出力用又は入力保護用トランジ
スタ（Ｎ型）の電圧電流特性である。ドレイン・アバラ
ンシェ電圧ＢＶDSより低い突抜け電圧（パンチスルー電
圧）Ｖptからドレイン電流ＩD は立上がっている。一
方、通常のＬＤＤ構造又は従来型ドレイン構造のトラン
ジスタでは、図５の如き特性であり、ドレイン・アバラ
ンシェ電圧ＢＶDSまではドレイン電流ＩD はゲート電圧
ＶGSに応じたほぼ飽和した値となるだけである。実験に
よれば、チャネル長０．８〜１．０ミクロン，ゲート絶
縁膜（酸化膜）１５０オングストロームの通常構造のＮ
型ＬＤＤトランジスタではドレイン・アバランシェ電圧
ＢＶDSはおよそ９Ｖ（但し、ゲート電圧ＶGS≒２Ｖの場
合）であり、この時のトランジスタの熱破壊は、チャネ
ル幅１ミクロン当り約１０ｍＷの電力で発生した。（Ｉ
D ≒１．２ｍＡ）図２の特性のトランジスタの断面図を
図１に示す。ドレイン１（及びソース２）部のコンタク
ト穴３に深いイオン注入を施して深い拡散層８（ドレイ
ン１とソース２内の点線より下の下に凸な部分）を形成
し、突抜け電圧Ｖptを約６Ｖに設定した。ドレイン電圧
がＢＶDSの場合、ドレイン電流ＩD はアバランシェ電流
と突抜け電流の和となり、突抜け電流が大きく流れてア
バランシェ電流が小さくなるようにする。これによりた
とえ集積回路の端子に過電圧が加って上記ドレイン電流
の和が一定値以上になっても、電荷を大きな突抜け電流
で速やかに放電し、アバランシェ電流の増加が小さいの
でＭＩＳ素子を破壊させない。本発明の場合、ＬＤＤ構
造の高い抵抗部分には０．８〜１．０ｍＡ（幅１ミクロ
ン当たり）しか流れず、他はＬＤＤの浅い拡散層の下の
深い拡散層８の間のＰ型シリコン基板７で突抜け電流と
して流れるため、ＬＤＤ構造の抵抗部分で熱破壊は発生
しない。
る。図２は本発明による出力用又は入力保護用トランジ
スタ（Ｎ型）の電圧電流特性である。ドレイン・アバラ
ンシェ電圧ＢＶDSより低い突抜け電圧（パンチスルー電
圧）Ｖptからドレイン電流ＩD は立上がっている。一
方、通常のＬＤＤ構造又は従来型ドレイン構造のトラン
ジスタでは、図５の如き特性であり、ドレイン・アバラ
ンシェ電圧ＢＶDSまではドレイン電流ＩD はゲート電圧
ＶGSに応じたほぼ飽和した値となるだけである。実験に
よれば、チャネル長０．８〜１．０ミクロン，ゲート絶
縁膜（酸化膜）１５０オングストロームの通常構造のＮ
型ＬＤＤトランジスタではドレイン・アバランシェ電圧
ＢＶDSはおよそ９Ｖ（但し、ゲート電圧ＶGS≒２Ｖの場
合）であり、この時のトランジスタの熱破壊は、チャネ
ル幅１ミクロン当り約１０ｍＷの電力で発生した。（Ｉ
D ≒１．２ｍＡ）図２の特性のトランジスタの断面図を
図１に示す。ドレイン１（及びソース２）部のコンタク
ト穴３に深いイオン注入を施して深い拡散層８（ドレイ
ン１とソース２内の点線より下の下に凸な部分）を形成
し、突抜け電圧Ｖptを約６Ｖに設定した。ドレイン電圧
がＢＶDSの場合、ドレイン電流ＩD はアバランシェ電流
と突抜け電流の和となり、突抜け電流が大きく流れてア
バランシェ電流が小さくなるようにする。これによりた
とえ集積回路の端子に過電圧が加って上記ドレイン電流
の和が一定値以上になっても、電荷を大きな突抜け電流
で速やかに放電し、アバランシェ電流の増加が小さいの
でＭＩＳ素子を破壊させない。本発明の場合、ＬＤＤ構
造の高い抵抗部分には０．８〜１．０ｍＡ（幅１ミクロ
ン当たり）しか流れず、他はＬＤＤの浅い拡散層の下の
深い拡散層８の間のＰ型シリコン基板７で突抜け電流と
して流れるため、ＬＤＤ構造の抵抗部分で熱破壊は発生
しない。
【０００７】図３に他の実施例を示す。ドレイン電極１
はソース電極２及び他のソース電極５を有し、特にソー
ス電極５はドレイン電極１に対して、厚い分離絶縁膜部
分６を介し、ソース電極２と反対側に設けられている。
上記６は幅が狭いため、この部分のドレイン・ソース間
突抜け電圧を低く設定する事ができる。（図４は図３の
平面図であり、一点鎖線部Ａ−Ｂの断面図が図３に相当
する。）本実施例ではドレイン・ソース間突抜け電流が
多くなるため、端子の静電破壊保護能力は更に向上す
る。
はソース電極２及び他のソース電極５を有し、特にソー
ス電極５はドレイン電極１に対して、厚い分離絶縁膜部
分６を介し、ソース電極２と反対側に設けられている。
上記６は幅が狭いため、この部分のドレイン・ソース間
突抜け電圧を低く設定する事ができる。（図４は図３の
平面図であり、一点鎖線部Ａ−Ｂの断面図が図３に相当
する。）本実施例ではドレイン・ソース間突抜け電流が
多くなるため、端子の静電破壊保護能力は更に向上す
る。
【０００８】
【発明の効果】以上説明したように本発明は出力用又は
入力保護用トランジスタのドレイン・ソース間突抜け電
流が、ドレイン・アバランシェ電圧印加時に大きく取る
事が出きるため、微細ＬＤＤ構造トランジスタの高抵抗
ドレイン部に流れる電流を抑える事が出きる。この結
果、集積回路の端子に過電圧が印加された場合でも、入
力保護用ＬＤＤ構造トランジスタの熱破壊を防ぎ、信頼
度の高い半導体装置を提供できるという効果を有する。
入力保護用トランジスタのドレイン・ソース間突抜け電
流が、ドレイン・アバランシェ電圧印加時に大きく取る
事が出きるため、微細ＬＤＤ構造トランジスタの高抵抗
ドレイン部に流れる電流を抑える事が出きる。この結
果、集積回路の端子に過電圧が印加された場合でも、入
力保護用ＬＤＤ構造トランジスタの熱破壊を防ぎ、信頼
度の高い半導体装置を提供できるという効果を有する。
【０００９】またトランジスタの放電電流が大きいの
で、印加されたソース・ドレイン間の高圧をすみやかに
降圧することができる点でもトランジスタの破壊防止に
効果がある。
で、印加されたソース・ドレイン間の高圧をすみやかに
降圧することができる点でもトランジスタの破壊防止に
効果がある。
【図１】本発明による出力用又は入力保護用トランジス
タの断面図である。
タの断面図である。
【図２】図１のトランジスタの電圧電流特性図である。
【図３】本発明のトランジスタの他の実施例の断面図で
ある。
ある。
【図４】図３トランジスタの平面図である。
【図５】通常のトランジスタの電圧電流特性図である。
【図６】集積回路の出力・入力端子回路図である。
１ ドレイン ２ ソース ３ コンタクト穴 ４ ゲート電極 ５ ソース電極 ６ 分離絶縁膜 ７ Ｐ型シリコン基板
Claims (1)
- 【請求項１】 出力用又は入出力保護用トランジスタの
電圧電流特性において、ドレイン・ソース間の突抜けに
よる電流値が、ドレイン・アバランシェ電圧印加時に所
定値以上になる様に形成された事を特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22041791A JPH0563191A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22041791A JPH0563191A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563191A true JPH0563191A (ja) | 1993-03-12 |
Family
ID=16750785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22041791A Pending JPH0563191A (ja) | 1991-08-30 | 1991-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320229B1 (en) | 1998-05-18 | 2001-11-20 | Matsushita Electronics Corporation | Semiconductor device |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| WO2021111676A1 (ja) * | 2019-12-04 | 2021-06-10 | パナソニックＩｐマネジメント株式会社 | 磁気回路、スピーカユニット及びスピーカシステム |
-
1991
- 1991-08-30 JP JP22041791A patent/JPH0563191A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320229B1 (en) | 1998-05-18 | 2001-11-20 | Matsushita Electronics Corporation | Semiconductor device |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| WO2021111676A1 (ja) * | 2019-12-04 | 2021-06-10 | パナソニックＩｐマネジメント株式会社 | 磁気回路、スピーカユニット及びスピーカシステム |
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