JP2011222971A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。特に、ゲートをオフとしたトランジスタによるＥＳＤ保護素子の構造およびその製造方法に関する。

従来、半導体装置である半導体集積回路（以下、ＩＣ）には、静電気による静電破壊（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（あるいはＤｅｓｔｒｏｙ）以下、ＥＳＤとする）から半導体装置を保護するための静電保護素子（以下、ＥＳＤ保護素子とする）が設けられている。以下、そのＥＳＤ保護素子の従来技術について説明する。

例えば、図２に示すように、外部からの入力あるいは外部への出力へとつながっている半導体装置において、図２（Ａ）に示すように、外部からの入力へとつながる半導体装置は、例えば、外部端子３６と半導体装置の間にＥＳＤ保護素子３７を設置し、図２（Ｂ）に示すように、外部への出力とつながっている半導体装置は、例えば、半導体装置３８と外部端子３６間にＥＳＤ保護素子３７を設置している。

さらに、ＥＳＤ保護素子に関しては、いくつかある保護素子の中でも、特に図２（Ａ）および（Ｂ）の３７に示すように、ＭＯＳトランジスタの基板電極、ソース電極およびゲート電極を短絡し、図２（Ａ）および（Ｂ）の３５に示すように電気的に同電位として、例えば接地電位あるいはＧＮＤ電位に接続して、ゲートをオフ状態にしたトランジスタあるいは省略してオフトラと呼ばれる保護素子が良く使用される。即ち、ＭＯＳトランジスタのオフトラ型ＥＳＤ保護素子である（以下、オフトラ型ＥＳＤ保護素子とする）。

次に、このオフトラ型ＥＳＤ保護素子を用いたＥＳＤ保護素子の電気特性と動作原理を説明する。例えば、図３（Ａ）はＮチャネルＭＯＳトランジスタのオフトラ型ＥＳＤ保護素子（以下、ＮＭＯＳオフトラ型ＥＳＤ保護素子とする）の電気特性である。横軸はＮＭＯＳオフトラ型ＥＳＤ保護素子のドレインに印加するプラス電位であり、縦軸はＮＭＯＳオフトラ型ＥＳＤ保護素子のドレインに流れる電流である。

ここで、上記ドレインに印加するプラス電位とは、先のＥＳＤ保護素子の設置に関する記述における、図２（Ａ）および（Ｂ）の外部端子３６とＧＮＤ電位３５にかかる静電気の電位を想定している。なお、マイナス電位を印加する場合は、ＮＭＯＳオフトラ型ＥＳＤ保護素子のドレイン高濃度拡散層はＮ型であり、ドレイン高濃度拡散層に接する基板はＰ型であるため、構成するダイオードが順方向にオンすることになり、電流を逃すので、特別な装置は必要としない。

図３（Ａ）において、ＮＭＯＳオフトラ型ＥＳＤ保護素子のドレインにプラス電位を印加すると、まず、１ｓｔブレイクダウン３９が発生する。このときのドレイン電圧はトリガー電圧と称されたり、Ｖｔｒｉｇと記されたりすることがある。ここでのドレイン電流を３９ｉとする。図３（Ａ）の１ｓｔブレイクダウン３９にいたるまでにドレイン電流は緩やかに立ち上がり始めた後に、急峻にドレイン電流３９ｉまで増加している。これを図３（Ｂ）に示すＮＭＯＳオフトラ型ＥＳＤ保護素子の動作の模式的断面図を用いて説明すると、ゲート電極４４の基板表面でアバランシェブレイクダウンが発生する状況となる。図３（Ｂ）において、ドレイン電極４５にプラス電位を印加すると、対する基板電極４２はＧＮＤ電位であり、ここでの基板はＰ型になるので、ドレイン−基板間に逆バイアスが印加されていることになり空乏層４６が広がる。ただし、ゲート電極４４も基板電極４２およびソース電極４３と同じくＧＮＤ電位に固定しているので、ゲート電極４４直下の基板においてはチャネル形成がされない。つまり、空乏層４６は基板側には広がるが、ゲート電極４４直下の基板表面では空乏層は広がらない。よって、その基板表面での電界は強くなり、基板表面にてアバランシェブレイクダウンを発生することによって電子−正孔対４７が生成されて、図３（Ａ）の１ｓｔブレイクダウン３９に示すような電気特性を得る（以下、この基板表面でのアバランシェブレイクダウンを表面ブレイクダウンとする）。

引き続き、図３（Ａ）の電気特性では、１ｓｔブレイクダウン３９発生時より低いプラス電位でも１ｓｔブレイクダウン電流３９ｉと同じかそれ以上の電流を流すことが可能な保持電圧４０（Ｖｈｏｌｄと記されたりする）になる。このドレイン電圧３９から４０をスナップバック特性と呼ぶ。

これは図３（Ｂ）を用いて説明すると、表面ブレイクダウンによって生じた電子−正孔対４７の正孔に着目した場合、ドレイン電極４５にはプラス電位が印加されているので、正孔は基板内部を伝ってＧＮＤ電位の基板電極４２へと流れることになる。このとき、ＮＭＯＳのソース、基板、ドレインはＮＰＮバイポーラトランジスタ４８とみなすことができる。構造上、基板の抵抗値は高いため、少しの基板電流４９でも基板電位の電位増加に影響する。このＮＰＮバイポーラトランジスタのエネルギーバンド図を図３（Ｃ）に示す。図には伝導帯下端のエネルギーＥｃ、価電子帯上端のエネルギーＥｖ、真性フェルミ準位Ｅｉおよびフェルミ準位Ｅｆがそれぞれ示してある。図ではプラス電位が大きいほどエネルギーバンドでは下に向かうようになっている。このＮＰＮバイポーラトランジスタ４８に基板電流４９が流れると、基板電位の電位増加が起き、図３（Ｃ）のＥｃおよびＥｖは点線のようにエネルギーバンドが下がり、結果として、ソースに対して基板が順方向になり、低いドレイン電位でもソースから電子が流れることになる。これがスナップバック特性であり、図３（Ａ）の保持電圧４０とドレイン電流４０ｉを得る。

引き続き、バイポーラ動作したＮＭＯＳオフトラ型ＥＳＤ保護素子は図３（Ａ）に示すようにドレイン電流を流し続ける。これは、図３（Ｂ）のソース−ドレイン間電流５０およびドレイン電流５１であり、図２（Ａ）および（Ｂ）において述べたように、静電気などの突然の大電流が、静電破壊から守りたい半導体装置へと流れないようにしている。

しかしながら、これまでに述べたスナップバック特性からの大電流を流し続けるだけの耐量（以下、ＥＳＤ耐量とする）がＥＳＤ保護素子に不足していると、図３（Ａ）に示す２ｎｄブレイクダウン４１のようになり、ドレイン電流４１ｉによりＥＳＤ保護素子そのものが破壊してしまう。そこで、本発明でも着目しているＥＳＤ耐量について述べる。

ＥＳＤ耐量の不足による素子破壊の代表的な原因因子に、電流が流れることで発生する熱が考えられる。その熱の発生原因は、ドレイン高濃度拡散層の体積が小さいことで放熱しにくいこと、あるいは、従来のゲート電極に対するセルフアラインイオン注入によるドレイン高濃度拡散層を形成した場合、ゲート絶縁膜を介してゲート電極とドレイン高濃度拡散層のオーバーラップが生じ、そこに表面ブレイクダウンによって発生した正孔がトラップされ、電流に流れやすさのバラツキを生じさせて電流集中させることで局所的に熱を発生することなどが考えられている。これまでにも、ＥＳＤ保護素子のＥＳＤ耐量を増加させる技術としてゲート電極からドレイン高濃度拡散層のメタルコンタクトまでの距離を大きくすることで、ドレイン高濃度拡散層に流れる体積を増やすことで、発生する熱を抑制させる技術が提案されている（例えば、特許文献１参照）。

あるいは、ゲート絶縁膜へのトラップによる電流集中を防止するために、ゲート電極からある一定の距離をおいてドレイン高濃度拡散層を形成するなどの技術が提案されている（例えば、特許文献２参照）。

従来のオフトラ型ＥＳＤ保護素子およびその製造方法について、工程順模式的断面図フローである図５を基に説明する。

図５（Ａ）において、第１導電型半導体基板２０は、例えばホウ素添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板であり、ここではオフトラ型ＥＳＤ保護素子の基板とする。あわせて、素子分離のための厚膜酸化膜、例えばＬＯＣＯＳ酸化膜２１を備えている。

引き続き、図５（Ｂ）に示すように、ゲート絶縁膜２２を、例えば膜厚が数十ｎｍとなるように熱酸化し、その上に多結晶シリコン膜２３を好ましくは膜厚が１００ｎｍ〜５００ｎｍで堆積し、プリデポジションあるいはイオン注入法により不純物を導入する。

次に図５（Ｃ）のように、多結晶シリコン膜２３の上にレジスト膜２４を用いて、ゲート電極２５とするためのパターニングとエッチングをおこなう。その後、図５（Ｄ）のように、酸化膜２６を、例えば膜厚が数十ｎｍで堆積して、ソース領域およびドレイン領域を形成するための不純物添加をイオン注入でおこなう。導電型をＮ型とするならば、例えば砒素あるいは燐を、好ましくは１×１０¹⁵ａｔｏｍ／ｃｍ²から１×１０¹⁶ａｔｏｍ／ｃｍ²のドーズ量でイオン注入する。なお、ここでのイオン注入はゲート電極に対して自己整合的にセルフアラインとなるようにおこなう。

その後、図５（Ｅ）に示すように、８００℃〜１０００℃で数時間熱処理することで、第２導電型ソース高濃度拡散層２７および第２導電型ドレイン高濃度拡散層２８を形成する。引き続き、酸化膜２９を、例えば膜厚が数１００ｎｍで堆積し、その上に層間絶縁膜３０を、膜厚が例えば５００ｎｍ程度で堆積した後に、コンタクト孔３１を形成し、例えばタングステンなどのプラグ３２を埋め込み、それぞれソース電極３３およびドレイン電極３４とする。なお、ＥＳＤ耐量を増加させるため、ドレイン電極３４を形成するコンタクト孔３１は、ゲート電極からの距離を大きくし、数ｕｍ離して設ける場合もある。以上でオフトラ型ＥＳＤ保護素子が製造される。

特開平１１−３５４６４９号公報 特開２００９−２６８９０号公報

従来のオフトラ型ＥＳＤ保護素子の製造方法では、ＥＳＤ耐量を増加させるため、ドレイン電極を形成するコンタクト孔をゲート電極から離して備えることで、電流が通過するドレイン高濃度拡散層の実効的な体積増加を得ていた。このことが、熱の局所的な発生を抑制していた。しかしながら、距離を離す分素子サイズが大きくなるという問題があった。
本発明は、上記問題に鑑み成されたものである。

上記課題を解決するために、本発明は次の手段を用いた。
まず、第１導電型半導体基板の表面にゲート絶縁膜を介して第２導電型多結晶シリコン膜をある一定の長さと幅に形成したゲート電極と、その一方の側に第２導電型ソース高濃度拡散層および反対側に第２導電型ドレイン高濃度拡散層を形成したＭＯＳトランジスタ構造を有する半導体装置において、前記半導体基板の基板電位、前記ソース高濃度拡散層のソース電位および前記ゲート電極のゲート電位を同電位に固定した半導体装置であって、第２導電型ドレイン高濃度拡散層となる領域にトレンチを備えて、かつ、そのトレンチに第２導電型の多結晶シリコン膜を埋め込んであることを特徴とする半導体装置とした。

また、前記トレンチは、ゲート電極と離間して配置されていることを特徴とする請求項１記載の半導体装置とした。

そして、第１導電型半導体基板の表面にゲート絶縁膜を介して第２導電型多結晶シリコン膜をある一定の長さと幅に形成したゲート電極と、その一方の側に第２導電型ソース高濃度拡散層および反対側に第２導電型ドレイン高濃度拡散層を形成したＭＯＳトランジスタ構造を有する半導体装置の製造方法において、後に第２導電型ドレイン高濃度拡散層となる領域にトレンチを形成する工程と、前記半導体基板の表面および前記トレンチ内表面にゲート絶縁膜を形成する工程と、前記トレンチ内のゲート絶縁膜を選択的に除去する工程と、前記ゲート絶縁膜および前記トレンチ内に多結晶シリコンを堆積した後、第２導電型のゲート電極および、前記トレンチ内に第２導電型多結晶シリコンを形成する工程とからなることを特徴とする半導体装置の製造方法を用いた。

上記手段を用いることにより、オフトラ型ＥＳＤ保護素子として素子サイズを変更することなく、ＥＳＤ耐量の増加が可能となる。

本発明の第１の実施例に係る半導体装置およびその製造方法の模式的断面図フローである。 半導体装置における代表的なＥＳＤ保護素子の回路図例である。 オフトラ型ＥＳＤ保護素子の代表的な電気特性例および動作特性例である。 本発明の第１の実施例に係る半導体装置の模式的断面図である。 従来の半導体装置およびその製造方法の模式的断面図によるフロー図である。 本発明の第１の実施例に係る半導体装置の模式的平面図である。 本発明の第２の実施例に係る半導体装置の模式的断面図である。 本発明の第３の実施例に係る半導体装置およびその製造方法の模式的断面図によるフロー図である。

以下、本発明の形態を図面に基づいて説明する。
図１は本発明の第１の実施例に係る半導体装置、例えばオフトラ型ＥＳＤ保護素子の製造方法の実施例を示す模式的断面図フローである。

図１（Ａ）において、第１導電型半導体基板１は、例えばホウ素添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板であり、半導体装置の基板とする。あわせて、本図においては、素子分離のための厚膜酸化膜、例えばＬＯＣＯＳ酸化膜２が既に形成されている。ＬＯＣＯＳ酸化膜２で周囲を囲まれた領域がアクティブ領域であり、アクティブ領域内にオフトラ型ＥＳＤ保護素子が形成される。

次に、図１（Ｂ）に示すように、本発明の特徴をなすトレンチを形成するためにレジスト膜３を形成してからパターニングをおこなって開口部を設け、後に第２導電型ドレイン高濃度拡散層となる領域にトレンチを形成するためのエッチングをおこなう。ここでトレンチの開口端部は、後にゲート電極を配置する領域と離間して位置する。これはゲート電極形成とトレンチ形成を異なるマスクを用いて行なう時の重ね合わせ精度や後にトレンチ内に埋め込む不純物層からの不純物拡散を考慮しなければならないからである。なお、このときのトレンチを形成するためのパターニングは、後にトレンチに埋め込む第２導電型ドレイン高濃度拡散層と同じ導電型の多結晶シリコン膜の抵抗、第２導電型ソース高濃度拡散層とのパンチスルー、後に形成するコンタクト孔に充填されたプラグとのコンタクト抵抗およびＥＳＤ耐量などを考慮して適切に決定されなければならない。一般にトレンチはアクティブ領域内にＬＯＣＯＳ酸化膜からは一定の距離をおいて配置される。

さらに、レジスト膜３には様々な膜が使用可能である。例えば膜厚を数百ｎｍ〜１μｍとした堆積酸化膜でも可能であり、熱酸化膜および堆積酸化膜の積層構造でも可能である。加えて、レジスト膜３は窒化膜でも問題はない。

引き続き、上記パターニングされたレジスト膜３を用いてエッチングによりトレンチ４を形成する。トレンチ４の深さは、後に形成されるドレイン高濃度拡散層の拡散深さよりも大きくなるよう形成され、要求されるＥＳＤ耐量にあわせた体積になるように深さを決定する。その後、レジスト膜３を除去した後、図１（Ｃ）に示すように半導体基板１表面およびトレンチ４の内表面にゲート絶縁膜５を膜厚が数百〜数千Åとなるように熱酸化にて形成する。

次に図１（Ｄ）に示すように、レジスト膜６でトレンチ４部分を開口するパターニングをおこなって、ウェットエッチングによってトレンチ４内のゲート絶縁膜５を選択的に除去する。その後、図１（Ｅ）に示すように多結晶シリコン膜７を、好ましくは膜厚が１００ｎｍ〜５００ｎｍでゲート絶縁膜５上およびトレンチ４内に堆積する。ここでトレンチ内が多結晶シリコン膜により充填されるようにトレンチの大きさと多結晶シリコン膜の膜厚を設定すべきことは言うまでもない。その後、多結晶シリコン７にプリデポジションあるいはイオン注入法と熱処理により第２導電型の不純物を導入する。なお、プリデポジション等の不純物導入に代えて、成膜時に第２導電型不純物を導入した多結晶シリコン（ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）を堆積するという手法を利用しても構わない。本工程により、第２導電型ドレイン高濃度拡散層の体積が従来に比べ大幅に増加することになる。

第２導電型多結晶シリコンの形成のために引き続き、多結晶シリコン膜７をゲート電極１０とするためにレジスト膜８でパターニングをする。このときの多結晶シリコン膜７のエッチングは、オーバーエッチングが少ない、より好ましくはオーバーエッチングしないようなエッチング条件でおこなう。

その結果、図１（Ｆ）のように、第２導電型ゲート電極の形成と同一工程にてトレンチ４に第２導電型の多結晶シリコン膜９を埋め込んだ素子構造が整う。

ここで、上記の第２導電型の多結晶シリコン膜９を埋め込むトレンチ４は、図６（Ａ）のようにドレイン形成領域において連続した一つの領域であることが好ましいが、図６（Ｂ）のように複数に分割された領域の集合体であっても構わない。

引き続き、図１（Ｇ）に示すように、酸化膜１１を、例えば膜厚は数十ｎｍで堆積してセルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ソース領域およびドレイン領域の不純物添加は、例えば導電型がＮ型ならば、砒素あるいは燐を好ましくは１×１０¹⁵ａｔｏｍ／ｃｍ²から１×１０¹⁶ａｔｏｍ／ｃｍ²のドーズ量でイオン注入する。

その後、８００℃〜１０００℃で数時間熱処理することで、図１（Ｈ）に示すように、第２導電型ソース高濃度拡散層１２および第２導電型ドレイン高濃度拡散層１３を形成する。引き続き、酸化膜１４を膜厚は例えば数１００ｎｍで堆積し、その上に層間絶縁膜１５を膜厚は例えば５００ｎｍ程度で堆積した後に、コンタクト孔１６を形成したのち、例えばタングステンなどのプラグ１７を埋め込み、金属配線と接続し、それぞれソース電極１８およびドレイン電極１９とする。ここで、ドレイン電極１９の下に設けられたプラグ１７は、トレンチに充填された多結晶シリコン膜の表面と直接接続されている。こうしてＥＳＤ保護素子として機能する半導体装置が得られる。

ここで、図４（Ａ）および（Ｂ）を用いてオフトラ型ＥＳＤ保護素子となる半導体素子がトレンチ４を備えることの利点を示す。

図４（Ａ）は従来の製造方法によるオフトラ型ＥＳＤ保護素子を示し、図４（Ｂ）は本発明の製造方法によるオフトラ型ＥＳＤ保護素子を示している。双方の図中には、ゲート電極からドレインコンタクト孔までの距離５２と第２導電型ドレイン高濃度拡散層の深さ５３があわせて記してあり、双方とも同じ距離および深さとなっている。これらの図から本発明の製造方法によるオフトラ型ＥＳＤ保護素子においては、多結晶シリコン膜９埋め込んだトレンチにより第２導電型ドレイン高濃度拡散層の実効的な体積の増加が可能であることがわかる。

以上より、本発明の特徴である、第２導電型ドレイン高濃度拡散層１２の領域にトレンチ４を備え、かつ、トレンチ４に第２導電型の多結晶シリコン膜９を埋め込んだ半導体装置が構成される。

第２の実施例として、本発明の特徴であるドレイン形成領域に存在する第２導電型多結晶シリコン膜９を埋め込むトレンチ４とコンタクト孔１６について、以下、図７を用いて述べる。なお、トレンチ４の形成方法と第２導電型多結晶シリコン膜９を埋め込む形成方法については、前述の図１（Ａ）から（Ｆ）で述べているのでここでは省略する。図７（Ａ）に示すように第２導電型多結晶シリコン膜９を埋め込んだトレンチ４の幅５４が、前記トレンチ４の表面で接するコンタクト孔１６の幅５５より小さくなる場合は、後に形成するドレイン形成領域を可能な限り広くすることとコンタクト孔１６を複数個配置することで、本発明の効果を発揮することが可能である。

あわせて、前述では前記トレンチ４がコンタクト孔１６より小さい場合を想定したが、第１の実施例の図１（Ｆ）に示したような、前記トレンチ４の表面で接するコンタクト孔１６の幅より大きくなる場合でも、図７（Ｂ）に示すようにコンタクト孔１６を複数個配置することで、本発明の効果を発揮することが可能である。

第３の実施例として、本発明の特徴であるドレイン形成領域に存在する第２導電型多結晶シリコン膜９を埋め込むトレンチ４と第２導電型ドレイン高濃度拡散層１３について、以下、図８を用いて述べる。なお、トレンチ４の形成方法と第２導電型多結晶シリコン膜９を埋め込む形成方法については、前述の図１（Ａ）から（Ｆ）で述べているのでここでは省略する。

図８（Ａ）に示すように、ゲート電極１０とトレンチ４に第２導電型多結晶シリコン膜９を埋め込んだ構造が整った後に、レジスト膜５６をパターニングして第２導電型ドレイン高濃度拡散層を形成するためのイオン注入を行う。ここで、イオン注入されるのは、本素子のドレイン形成領域のみで角度を好ましくは７°以上でイオン注入する。

ここで、素子分離のための厚膜酸化膜の直下にイオン注入されることで、第１の実施例の図１（Ｈ）に示した第２導電型ドレイン高濃度拡散層１３より高濃度拡散層の体積の増加が可能になる。ただし、素子分離のための厚膜酸化膜直下に拡散層が存在する、あるいは素子分離のための厚膜酸化膜を介して隣接する素子の高濃度拡散層が存在する場合は、耐圧との関係でイオン注入の注入角度を調整することが好ましい。

引き続き、図８（Ｂ）に示すように、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。ソース領域およびドレイン領域の不純物添加は、例えば導電型がＮ型ならば、砒素あるいは燐を好ましくは１×１０¹⁵ａｔｏｍ／ｃｍ²から１×１０¹⁶ａｔｏｍ／ｃｍ²のドーズ量でイオン注入する。

その後、８００℃〜１０００℃で数時間熱処理することで、図８（Ｃ）に示すように、第２導電型ソース高濃度拡散層１２および第２導電型ドレイン高濃度拡散層１３を形成する。第２導電型ドレイン高濃度拡散層１３は厚膜酸化膜２の側面および底面の一部にも形成され、高濃度拡散層の体積が実施例１よりも増加している。引き続き、酸化膜１４を膜厚は例えば数１００ｎｍで堆積し、その上に層間絶縁膜１５を膜厚は例えば５００ｎｍ程度で堆積した後に、コンタクト孔１６を形成したのち、例えばタングステンなどのプラグ１７を埋め込み、金属配線と接続し、それぞれソース電極１８およびドレイン電極１９とする。ここで、ドレイン電極１９の下に設けられたプラグ１７は、トレンチに充填された多結晶シリコン膜の表面と直接接続されている。こうしてＥＳＤ保護素子として機能する半導体装置が得られる。

１ 第１導電型半導体基板
２ ＬＯＣＯＳ酸化膜
３、６、８、５６ レジスト膜
４ トレンチ
５ ゲート絶縁膜
７、９ 多結晶シリコン膜
１０ ゲート電極
１１、１４ 酸化膜
１２ 第２導電型ソース高濃度拡散層
１３ 第２導電型ドレイン高濃度拡散層
１５ 層間絶縁膜
１６ コンタクト孔
１７ プラグ
１８ ソース電極
１９ ドレイン電極
５２ ゲート電極−ドレインコンタクト孔間距離
５３ ドレイン高濃度拡散層深さ
５４ トレンチ幅
５５ コンタクト孔幅

Claims (8)

1. 第１導電型半導体基板と、
   前記第１導電型半導体基板の表面にゲート絶縁膜を介して配置された一定の長さと幅を有するゲート電極と、
   前記ゲート電極の一方の側の前記第１導電型半導体基板の表面領域に配置された第２導電型ソース高濃度拡散層と、
   前記ゲート電極の他方の側の前記第１導電型半導体基板の表面領域に配置された第２導電型ドレイン高濃度拡散層と、
   前記第２導電型ドレイン高濃度拡散層の内側に配置された多結晶シリコン膜が充填されたドレインとして機能するトレンチと、
   を備え、
   前記トレンチは前記第１導電型半導体基板の表面近傍では前記第２導電型ドレイン高濃度拡散層によって周囲を取り囲まれており、前記第２導電型ドレイン高濃度拡散層と前記多結晶シリコン膜とが接触し、
   前記トレンチは前記ゲート電極とは離間して配置され、
   前記トレンチの深さは前記第２導電型ドレイン高濃度拡散層の拡散深さより深く設定されている半導体装置。
2. 前記ゲート電極は多結晶シリコン膜からなり、前記トレンチに充填されている前記多結晶シリコン膜と同時に形成される請求項１記載の半導体装置。
3. 第１導電型半導体基板の表面にゲート絶縁膜を介して第２導電型多結晶シリコン膜をある一定の長さと幅に形成したゲート電極と、その一方の側に第２導電型ソース高濃度拡散層および反対側に第２導電型ドレイン高濃度拡散層を形成したＭＯＳトランジスタ構造を有する半導体装置において、前記半導体基板の基板電位、前記ソース高濃度拡散層のソース電位および前記ゲート電極のゲート電位を同電位に固定した半導体装置であって、第２導電型ドレイン高濃度拡散層となる領域にトレンチを備えて、かつ、そのトレンチに第２導電型の多結晶シリコン膜を埋め込んであることを特徴とする半導体装置。
4. 前記トレンチは、ゲート電極と離間して配置されていることを特徴とする請求項３記載の半導体装置。
5. 第１導電型半導体基板の表面にゲート絶縁膜を介して第２導電型多結晶シリコン膜をある一定の長さと幅に形成したゲート電極と、その一方の側に第２導電型ソース高濃度拡散層および反対側に第２導電型ドレイン高濃度拡散層を形成したＭＯＳトランジスタ構造を有する半導体装置の製造方法において、
   後に第２導電型ドレイン高濃度拡散層となる領域にトレンチを形成する工程と、
   前記半導体基板の表面および前記トレンチ内表面にゲート絶縁膜を形成する工程と、
   前記トレンチ内のゲート絶縁膜を選択的に除去する工程と、
   前記ゲート絶縁膜および前記トレンチ内に多結晶シリコンを堆積した後、第２導電型のゲート電極および、前記トレンチ内に第２導電型多結晶シリコンを形成する工程と、
   を有する半導体装置の製造方法。
6. 前記第２導電型ドレイン高濃度拡散層は複数に分割された領域の集合体であることを特徴とする請求項１記載の半導体装置。
7. 前記トレンチの幅が前記トレンチの表面で接するコンタクト孔の幅より小さくなる場合、コンタクト孔を複数配置することを特徴とする請求項１記載の半導体装置。
8. 前記第２導電型ドレイン高濃度拡散層が素子分離のための厚膜酸化膜と接する領域の拡散深さは、前記厚膜酸化膜より深く、部分的に前記厚膜酸化膜の底面に達することを特徴とする請求項１記載の半導体装置。

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