JP2000216400A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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Abstract
(57)【要約】
【課題】 従来、絶縁膜上のＳＯＩ膜の厚みが薄いＳＯ
Ｉウェハでは、チャネル領域が非常に小さいため、電荷
を受け入れるキャパシタが少なく、ソースに電荷を受け
渡す前に静電破壊やジュール熱破壊にいたってしまうと
いう課題がある。 【解決手段】 基板１の上のＳＯＩ膜１９に形成された
静電保護トランジスタが、ゲート電極６、ソース領域７
及びドレイン領域８、チャネル領域３、接続領域１５、
基板コンタクト４、基板接続領域コンタクト５から構成
され、基板コンタクト４は、半導体膜１４、基板１上の
絶縁膜２を貫通して基板１と接続され、基板接続領域コ
ンタクト５はチャネル領域３と基板１を接続している。
Ｉウェハでは、チャネル領域が非常に小さいため、電荷
を受け入れるキャパシタが少なく、ソースに電荷を受け
渡す前に静電破壊やジュール熱破壊にいたってしまうと
いう課題がある。 【解決手段】 基板１の上のＳＯＩ膜１９に形成された
静電保護トランジスタが、ゲート電極６、ソース領域７
及びドレイン領域８、チャネル領域３、接続領域１５、
基板コンタクト４、基板接続領域コンタクト５から構成
され、基板コンタクト４は、半導体膜１４、基板１上の
絶縁膜２を貫通して基板１と接続され、基板接続領域コ
ンタクト５はチャネル領域３と基板１を接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板上に形
成された半導体集積回路に関し、詳しくは、基板の上の
ＳＯＩ膜上に形成される静電保護トランジスタを有する
半導体集積回路、及びその製造方法に関する。
成された半導体集積回路に関し、詳しくは、基板の上の
ＳＯＩ膜上に形成される静電保護トランジスタを有する
半導体集積回路、及びその製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ膜を有する基板上に形成された従
来の静電保護トランジスタの構造を図７に、また、その
結線図を図８に示す。図７（Ａ）は上面から見た平面
図、図７（Ｂ）はゲートの幅方向（ａ−ａ）で切断した
ときの断面図、図７（Ｃ）はゲートの長さ方向（ｂ−
ｂ）で切断した時の断面図である。従来の静電保護トラ
ンジスタは、ゲート電極４３、ゲート酸化膜４０、チャ
ネル領域５７、ソース領域４１、ドレイン領域４２、接
地領域５６、配線コンタクト、金属配線５８、５９、６
０、層間絶縁膜４６から構成される。図示したように、
チャネル領域であるＳＯＩ膜上にゲート酸化膜４０が形
成され、チャネル領域５７の上にポリシリコンで形成し
たゲート電極４３、さらにその上に層間絶縁膜４６が形
成されている。ここで静電保護トランジスタは、基本的
にＮ型ＭＯＳトランジスタを用いるためチャネル領域の
ＳＯＩ膜はＰ型となる。場合によってＰ型トランジスタ
を用いることもある。ＳＯＩ層の膜厚が薄いＳＯＩウェ
ハでは、ソース領域４１、ドレイン領域４２、接地領域
５６の深さ方向は基板１上の絶縁膜２まで達する。チャ
ネル領域５７、ソース領域４１、ドレイン領域４２、接
地領域５６以外の部分はＬＯＣＯＳ４５が形成されてい
る。ＬＯＣＯＳ４５は基板１上の絶縁膜２まで達してい
る。そのため、このＬＯＣＯＳ４５によって、チャネル
領域５７、ソース領域４１、ドレイン領域４２、接地領
域５６は、それぞれ他のトランジスタのチャネル領域、
ソース領域、ドレイン領域、接地領域と完全に分離され
ている。
来の静電保護トランジスタの構造を図７に、また、その
結線図を図８に示す。図７（Ａ）は上面から見た平面
図、図７（Ｂ）はゲートの幅方向（ａ−ａ）で切断した
ときの断面図、図７（Ｃ）はゲートの長さ方向（ｂ−
ｂ）で切断した時の断面図である。従来の静電保護トラ
ンジスタは、ゲート電極４３、ゲート酸化膜４０、チャ
ネル領域５７、ソース領域４１、ドレイン領域４２、接
地領域５６、配線コンタクト、金属配線５８、５９、６
０、層間絶縁膜４６から構成される。図示したように、
チャネル領域であるＳＯＩ膜上にゲート酸化膜４０が形
成され、チャネル領域５７の上にポリシリコンで形成し
たゲート電極４３、さらにその上に層間絶縁膜４６が形
成されている。ここで静電保護トランジスタは、基本的
にＮ型ＭＯＳトランジスタを用いるためチャネル領域の
ＳＯＩ膜はＰ型となる。場合によってＰ型トランジスタ
を用いることもある。ＳＯＩ層の膜厚が薄いＳＯＩウェ
ハでは、ソース領域４１、ドレイン領域４２、接地領域
５６の深さ方向は基板１上の絶縁膜２まで達する。チャ
ネル領域５７、ソース領域４１、ドレイン領域４２、接
地領域５６以外の部分はＬＯＣＯＳ４５が形成されてい
る。ＬＯＣＯＳ４５は基板１上の絶縁膜２まで達してい
る。そのため、このＬＯＣＯＳ４５によって、チャネル
領域５７、ソース領域４１、ドレイン領域４２、接地領
域５６は、それぞれ他のトランジスタのチャネル領域、
ソース領域、ドレイン領域、接地領域と完全に分離され
ている。
【０００３】図８に示すように、従来の静電保護トラン
ジスタの接続は、パッド４７と静電保護トランジスタの
ドレイン領域４２を接続し、さらにドレイン領域４２は
半導体集積回路（内部回路）に接続されている。静電保
護トランジスタのソース領域４１は半導体集積回路の接
地端子と接続されている。ここで、基板上に絶縁膜を介
して設けられたＳＯＩ膜に形成された静電保護トランジ
スタでは、ゲート電極４３は抵抗４８を介して接地端子
と接続する。また、バルクウェハ上に形成した静電保護
トランジスタと同じレイアウトでＳＯＩ膜上に静電保護
トランジスタを形成すると、ゲート電極４３はフローテ
ィングとなる。ソース領域４１は接地領域５６、接地端
子と接続する。ここでＳＯＩ膜に形成された接地領域５
６はバルクウェハ上に形成したトランジスタと異なり、
チャネル領域５７や基板１とは電気的な接続はない。そ
のためチャネル領域５７の電位はフローティングとな
る。
ジスタの接続は、パッド４７と静電保護トランジスタの
ドレイン領域４２を接続し、さらにドレイン領域４２は
半導体集積回路（内部回路）に接続されている。静電保
護トランジスタのソース領域４１は半導体集積回路の接
地端子と接続されている。ここで、基板上に絶縁膜を介
して設けられたＳＯＩ膜に形成された静電保護トランジ
スタでは、ゲート電極４３は抵抗４８を介して接地端子
と接続する。また、バルクウェハ上に形成した静電保護
トランジスタと同じレイアウトでＳＯＩ膜上に静電保護
トランジスタを形成すると、ゲート電極４３はフローテ
ィングとなる。ソース領域４１は接地領域５６、接地端
子と接続する。ここでＳＯＩ膜に形成された接地領域５
６はバルクウェハ上に形成したトランジスタと異なり、
チャネル領域５７や基板１とは電気的な接続はない。そ
のためチャネル領域５７の電位はフローティングとな
る。
【０００４】さらに従来の静電保護トランジスタの製造
方法を図９〜１１に基づいて説明する。基板１上に絶縁
膜２を介してＳＯＩ膜１９を形成する（図９（Ａ））。
このＳＯＩ膜１９上に酸化膜５０を形成する（図９
（Ｂ））。次に、この酸化膜５０をパターニングしてア
ライメントマークのための開口部５１を形成する（図９
（Ｃ））。これを熱酸化炉に投入し、熱酸化膜５２を形
成する（図９（Ｄ））。この時、酸化膜５０の開口部５
１に位置するＳＯＩ膜のシリコンは酸化膜５０が設けら
れた部分のＳＯＩ膜のシリコンより多く酸化される。こ
のため、開口部５１の熱酸化膜５２は他の部分より厚く
なることとなり、熱酸化膜５２を除去すると、図９
（Ｅ）に示すように凹みの段差が形成され、これがアラ
イメントマーク５３となる。次に、ＬＯＣＯＳ形成のた
めの酸化膜５４、窒化膜５５を形成し、パターニングを
行う（図１０（Ａ））。窒化膜５５をパターニングして
から、熱酸化炉に投入し、図１０（Ｂ）に示すようにＬ
ＯＣＯＳ４５を形成する。
方法を図９〜１１に基づいて説明する。基板１上に絶縁
膜２を介してＳＯＩ膜１９を形成する（図９（Ａ））。
このＳＯＩ膜１９上に酸化膜５０を形成する（図９
（Ｂ））。次に、この酸化膜５０をパターニングしてア
ライメントマークのための開口部５１を形成する（図９
（Ｃ））。これを熱酸化炉に投入し、熱酸化膜５２を形
成する（図９（Ｄ））。この時、酸化膜５０の開口部５
１に位置するＳＯＩ膜のシリコンは酸化膜５０が設けら
れた部分のＳＯＩ膜のシリコンより多く酸化される。こ
のため、開口部５１の熱酸化膜５２は他の部分より厚く
なることとなり、熱酸化膜５２を除去すると、図９
（Ｅ）に示すように凹みの段差が形成され、これがアラ
イメントマーク５３となる。次に、ＬＯＣＯＳ形成のた
めの酸化膜５４、窒化膜５５を形成し、パターニングを
行う（図１０（Ａ））。窒化膜５５をパターニングして
から、熱酸化炉に投入し、図１０（Ｂ）に示すようにＬ
ＯＣＯＳ４５を形成する。
【０００５】次に、窒化膜５５、及び、ＬＯＣＯＳ４５
以外の部分の酸化膜５４を除去し、その後、ゲート酸化
膜４０を形成する（図１０（Ｃ））。さらに、ポリシリ
コン膜を成膜し、パターニングしてゲート電極４３を形
成する（図１０（Ｄ））。次に、図１０（Ｅ）に示すよ
うにソース・ドレイン領域４１、４２にＮ型のイオン注
入を行い、さらに図１１（Ａ）に示すように接地領域５
６へのＰ型のイオン注入を行う。次に図１１（Ｃ）に示
すように層間絶縁膜４６を形成する。その後、コンタク
トホールを形成し、リフロー工程で層間絶縁膜４６の平
坦化を行い、図１１（１３）に示すように金属配線５
８、５９、６０を形成する。このように形成された静電
保護トランジスタを図８に示したように接続する。
以外の部分の酸化膜５４を除去し、その後、ゲート酸化
膜４０を形成する（図１０（Ｃ））。さらに、ポリシリ
コン膜を成膜し、パターニングしてゲート電極４３を形
成する（図１０（Ｄ））。次に、図１０（Ｅ）に示すよ
うにソース・ドレイン領域４１、４２にＮ型のイオン注
入を行い、さらに図１１（Ａ）に示すように接地領域５
６へのＰ型のイオン注入を行う。次に図１１（Ｃ）に示
すように層間絶縁膜４６を形成する。その後、コンタク
トホールを形成し、リフロー工程で層間絶縁膜４６の平
坦化を行い、図１１（１３）に示すように金属配線５
８、５９、６０を形成する。このように形成された静電
保護トランジスタを図８に示したように接続する。
【０００６】
【発明が解決しようとする課題】上述したように構成さ
れた従来の静電保護トランジスタは、パッドに静電気が
入ると、ドレイン領域−基板間で表面ブレークダウンが
おこり、接地レベルである基板方向に電荷が流れてい
く。次に、基板に流れていく電荷により基板の電位が上
昇し、ドレイン領域、チャネル領域、ソース領域間でバ
イポーラ動作を引き起こして、ドレイン−基板−ソース
という経路で電流が流れていく。
れた従来の静電保護トランジスタは、パッドに静電気が
入ると、ドレイン領域−基板間で表面ブレークダウンが
おこり、接地レベルである基板方向に電荷が流れてい
く。次に、基板に流れていく電荷により基板の電位が上
昇し、ドレイン領域、チャネル領域、ソース領域間でバ
イポーラ動作を引き起こして、ドレイン−基板−ソース
という経路で電流が流れていく。
【０００７】バルクウェハ上に形成された静電保護トラ
ンジスタでは、静電保護トランジスタの周囲に基板コン
タクトを設けることによって基板の電位を接地レベルに
している。しかし、絶縁膜上の半導体膜の厚みが薄いＳ
ＯＩウェハ上に、従来のＣＭＯＳ形成方法でトランジス
タを形成すると、ＳＯＩ膜の深さ方向が全てソース・ド
レイン領域となるため、従来のトランジスタのように基
板コンタクトをトランジスタの周囲に設けても、チャネ
ル領域の電位（あるいは、基板の電位）はフローティン
グになる。このため、表面ブレークダウンにより静電保
護トランジスタのチャネル領域に流れ込んできた電荷は
流れ出る場所がなく、チャネル領域の電位を急激に上昇
させる。ここでうまくドレイン領域−チャネル領域−ソ
ース領域のバイポーラ動作が引き起こればよいが、それ
以上に電荷がチャネル領域に流入した場合、この領域が
非常に小さいため電荷を受け入れるキャパシタが少な
く、静電破壊やジュール熱破壊を起こしてしまうという
課題がある。
ンジスタでは、静電保護トランジスタの周囲に基板コン
タクトを設けることによって基板の電位を接地レベルに
している。しかし、絶縁膜上の半導体膜の厚みが薄いＳ
ＯＩウェハ上に、従来のＣＭＯＳ形成方法でトランジス
タを形成すると、ＳＯＩ膜の深さ方向が全てソース・ド
レイン領域となるため、従来のトランジスタのように基
板コンタクトをトランジスタの周囲に設けても、チャネ
ル領域の電位（あるいは、基板の電位）はフローティン
グになる。このため、表面ブレークダウンにより静電保
護トランジスタのチャネル領域に流れ込んできた電荷は
流れ出る場所がなく、チャネル領域の電位を急激に上昇
させる。ここでうまくドレイン領域−チャネル領域−ソ
ース領域のバイポーラ動作が引き起こればよいが、それ
以上に電荷がチャネル領域に流入した場合、この領域が
非常に小さいため電荷を受け入れるキャパシタが少な
く、静電破壊やジュール熱破壊を起こしてしまうという
課題がある。
【０００８】また、ドレイン領域−チャネル領域−ソー
ス領域のバイポーラ動作が引き起こった場合、バルクウ
ェハ上に形成した静電保護トランジスタでは、ソース領
域が基板接地領域と接続しているためソース領域に入っ
た電荷は基板の方に逃げていく。しかし絶縁膜上のＳＯ
Ｉ膜の厚みが薄いＳＯＩウェハ上に形成された静電保護
トランジスタではソース領域は直接半導体集積回路の接
地端子と接続しているため、ソース領域に入った電荷は
逃げる場所がなく、接地ラインにつながった他のトラン
ジスタに流れて静電破壊を引き起こす可能性もある。
ス領域のバイポーラ動作が引き起こった場合、バルクウ
ェハ上に形成した静電保護トランジスタでは、ソース領
域が基板接地領域と接続しているためソース領域に入っ
た電荷は基板の方に逃げていく。しかし絶縁膜上のＳＯ
Ｉ膜の厚みが薄いＳＯＩウェハ上に形成された静電保護
トランジスタではソース領域は直接半導体集積回路の接
地端子と接続しているため、ソース領域に入った電荷は
逃げる場所がなく、接地ラインにつながった他のトラン
ジスタに流れて静電破壊を引き起こす可能性もある。
【０００９】さらに、ドレイン領域−チャネル領域−ソ
ース領域のバイポーラ動作が引き起こって、大きな電流
がトランジスタに流れた場合、トランジスタから非常に
大きな発熱を起こす。これまでのバルクウェハ上に形成
したトランジスタでは、トランジスタの下側は基板につ
ながっているため、熱は基板を通して放熱していく。し
かし、ＳＯＩウェハではトランジスタの下側は熱伝導率
の悪い酸化膜で覆われているため、トランジスタに電流
が流れた時の発熱量がバルクウェハ上に形成したトラン
ジスタより大きく、熱破壊を引き起こすという課題があ
った。
ース領域のバイポーラ動作が引き起こって、大きな電流
がトランジスタに流れた場合、トランジスタから非常に
大きな発熱を起こす。これまでのバルクウェハ上に形成
したトランジスタでは、トランジスタの下側は基板につ
ながっているため、熱は基板を通して放熱していく。し
かし、ＳＯＩウェハではトランジスタの下側は熱伝導率
の悪い酸化膜で覆われているため、トランジスタに電流
が流れた時の発熱量がバルクウェハ上に形成したトラン
ジスタより大きく、熱破壊を引き起こすという課題があ
った。
【００１０】また、静電保護トランジスタのゲートを接
地する方法についても課題がある。バルクウェハでの静
電保護トランジスタのゲート電極は抵抗等を介して基板
に落としている。これは直接接地ラインにゲートを接続
してしまうと、接地ラインに逃がした電荷が静電保護ト
ランジスタのゲートに入り、ゲート破壊を起こしてしま
うからである。しかし、ＳＯＩウェハでバルクウェハと
同じレイアウトに静電保護トランジスタを形成すると、
ゲート電極はフローティングの状態になる。この状態で
静電気等がバッドに入ると、ゲートの電位が不定のため
表面ブレークダウンが起こらず、パンチスルーによって
電流が流れる。パンチスルーで流すことができる電流は
限られているため、パッドに入ってきた静電気をすべて
逃がすことができず、内部回路の破壊につながるという
課題があった。
地する方法についても課題がある。バルクウェハでの静
電保護トランジスタのゲート電極は抵抗等を介して基板
に落としている。これは直接接地ラインにゲートを接続
してしまうと、接地ラインに逃がした電荷が静電保護ト
ランジスタのゲートに入り、ゲート破壊を起こしてしま
うからである。しかし、ＳＯＩウェハでバルクウェハと
同じレイアウトに静電保護トランジスタを形成すると、
ゲート電極はフローティングの状態になる。この状態で
静電気等がバッドに入ると、ゲートの電位が不定のため
表面ブレークダウンが起こらず、パンチスルーによって
電流が流れる。パンチスルーで流すことができる電流は
限られているため、パッドに入ってきた静電気をすべて
逃がすことができず、内部回路の破壊につながるという
課題があった。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明による静電保護トランジスタを有する半導体
集積回路は、静電保護トランジスタが、ソース領域と、
ドレイン領域と、チャネル領域と、前記チャネル領域の
上にゲート酸化膜を介して設けられたゲート電極と、前
記ＳＯＩ膜を貫通し前記基板の一部に達する基板コンタ
クトと、前記チャネル領域と前記基板コンタクトを接続
する基板接続領域コンタクトと、前記基板コンタクトと
前記基板接続領域コンタクトに設けられるとともに、前
記チャネル領域と前記基板とを電気的に接続する配線
と、を備えることとした。このような構成により、静電
保護トランジスタのチャネル領域に流れ込んできた電荷
は基板コンタクトを通して基板に流れることとなり、静
電破壊やジュール熱破壊を防止することができる。
に、本発明による静電保護トランジスタを有する半導体
集積回路は、静電保護トランジスタが、ソース領域と、
ドレイン領域と、チャネル領域と、前記チャネル領域の
上にゲート酸化膜を介して設けられたゲート電極と、前
記ＳＯＩ膜を貫通し前記基板の一部に達する基板コンタ
クトと、前記チャネル領域と前記基板コンタクトを接続
する基板接続領域コンタクトと、前記基板コンタクトと
前記基板接続領域コンタクトに設けられるとともに、前
記チャネル領域と前記基板とを電気的に接続する配線
と、を備えることとした。このような構成により、静電
保護トランジスタのチャネル領域に流れ込んできた電荷
は基板コンタクトを通して基板に流れることとなり、静
電破壊やジュール熱破壊を防止することができる。
【００１２】さらに、基板コンタクトが設けられた部位
の基板表面に形成された周囲より低抵抗の低抵抗接続領
域と、基板接続領域コンタクトが設けられた部位のＳＯ
Ｉ膜に形成された周囲より低抵抗の低抵抗接続領域と、
の少なくとも一方の低抵抗接続領域を備えることによ
り、チャネル領域と基板との接続を、より低抵抗で確実
に実現することができる。
の基板表面に形成された周囲より低抵抗の低抵抗接続領
域と、基板接続領域コンタクトが設けられた部位のＳＯ
Ｉ膜に形成された周囲より低抵抗の低抵抗接続領域と、
の少なくとも一方の低抵抗接続領域を備えることによ
り、チャネル領域と基板との接続を、より低抵抗で確実
に実現することができる。
【００１３】さらに、基板接続領域コンタクトが基板コ
ンタクトを囲み、かつ、基板コンタクトを含む配置であ
ることとした。さらに、チャネル領域と同じＳＯＩ膜で
形成された接続領域を備え、この接続領域の上にはゲー
ト酸化膜が形成され、前記ゲート酸化膜上の一部のみに
ゲート電極が形成されている。すなわち、接続領域には
ゲート酸化膜を介して、ゲート電極が形成された部分と
形成されてない部分が存在している。このように構成す
ると、ソース領域・ドレイン領域形成のためのイオン注
入工程で、接続領域にソース領域・ドレイン領域のイオ
ン種が注入されることを防ぐことが可能になる。
ンタクトを囲み、かつ、基板コンタクトを含む配置であ
ることとした。さらに、チャネル領域と同じＳＯＩ膜で
形成された接続領域を備え、この接続領域の上にはゲー
ト酸化膜が形成され、前記ゲート酸化膜上の一部のみに
ゲート電極が形成されている。すなわち、接続領域には
ゲート酸化膜を介して、ゲート電極が形成された部分と
形成されてない部分が存在している。このように構成す
ると、ソース領域・ドレイン領域形成のためのイオン注
入工程で、接続領域にソース領域・ドレイン領域のイオ
ン種が注入されることを防ぐことが可能になる。
【００１４】また、静電保護トランジスタが、ソース領
域と、ドレイン領域と、チャネル領域と、チャネル領域
の上にゲート酸化膜を介して設けられたゲート電極と、
ゲート電極上に設けられた層間絶縁膜と、ソース領域の
上部に設けられた、層間絶縁膜とゲート酸化膜を貫通す
る配線コンタクトホールと、層間絶縁膜とＳＯＩ膜を貫
通し基板の一部に達する基板コンタクトと、配線コンタ
クトホールと基板コンタクトに設けられた、ソース領域
と基板とを電気的に接続する配線と、を備えることとし
た。このような構成により、ソース領域に入った電荷は
配線コンタクトと基板コンタクトを通して基板に逃げる
こととなり、接地ラインにつながった他のトランジスタ
に流れて静電破壊を引き起こすことがなくなる。
域と、ドレイン領域と、チャネル領域と、チャネル領域
の上にゲート酸化膜を介して設けられたゲート電極と、
ゲート電極上に設けられた層間絶縁膜と、ソース領域の
上部に設けられた、層間絶縁膜とゲート酸化膜を貫通す
る配線コンタクトホールと、層間絶縁膜とＳＯＩ膜を貫
通し基板の一部に達する基板コンタクトと、配線コンタ
クトホールと基板コンタクトに設けられた、ソース領域
と基板とを電気的に接続する配線と、を備えることとし
た。このような構成により、ソース領域に入った電荷は
配線コンタクトと基板コンタクトを通して基板に逃げる
こととなり、接地ラインにつながった他のトランジスタ
に流れて静電破壊を引き起こすことがなくなる。
【００１５】また、本発明による半導体集積回路の製造
方法は、基板上のＳＯＩ膜上に酸化膜を形成する工程
と、前記酸化膜と前記ＳＯＩ膜を貫通し、前記基板の一
部にまで達するコンタクトホールを形成する工程と、Ｌ
ＯＣＯＳを形成する工程と、ゲート酸化膜を形成する工
程と、ゲート電極を形成する工程と、前記コンタクトホ
ールの側面の一部と底面の一部のゲート酸化膜を除去す
る工程と、金属配線を形成して前記ＳＯＩ膜と基板を電
気的に接続する工程と、を備えることとした。
方法は、基板上のＳＯＩ膜上に酸化膜を形成する工程
と、前記酸化膜と前記ＳＯＩ膜を貫通し、前記基板の一
部にまで達するコンタクトホールを形成する工程と、Ｌ
ＯＣＯＳを形成する工程と、ゲート酸化膜を形成する工
程と、ゲート電極を形成する工程と、前記コンタクトホ
ールの側面の一部と底面の一部のゲート酸化膜を除去す
る工程と、金属配線を形成して前記ＳＯＩ膜と基板を電
気的に接続する工程と、を備えることとした。
【００１６】また、基板上のＳＯＩ膜上に酸化膜を形成
する第一工程と、前記酸化膜と前記ＳＯＩ膜を貫通し、
前記基板の一部にまで達するコンタクトホールを形成す
る第二工程と、ＬＯＣＯＳを形成する第三工程と、ＬＯ
ＣＯＳ部分以外にゲート酸化膜を形成する第四工程と、
前記ゲート酸化膜上にゲート電極を形成する第五工程
と、前記コンタクトホールの周囲のＳＯＩ膜と基板をそ
れぞれ低抵抗化して第一の低抵抗接続領域と第二の低抵
抗接続領域を形成する第六工程と、前記コンタクトホー
ルの側面の一部と底面の一部のゲート酸化膜を除去し
て、前記第一の低抵抗接続領域及び前記第二の低抵抗接
続領域を露出させる第七工程と、前記第一の低抵抗接続
領域及び前記第二の低抵抗接続領域を電気的に接続する
第八工程と、を備えることとした。
する第一工程と、前記酸化膜と前記ＳＯＩ膜を貫通し、
前記基板の一部にまで達するコンタクトホールを形成す
る第二工程と、ＬＯＣＯＳを形成する第三工程と、ＬＯ
ＣＯＳ部分以外にゲート酸化膜を形成する第四工程と、
前記ゲート酸化膜上にゲート電極を形成する第五工程
と、前記コンタクトホールの周囲のＳＯＩ膜と基板をそ
れぞれ低抵抗化して第一の低抵抗接続領域と第二の低抵
抗接続領域を形成する第六工程と、前記コンタクトホー
ルの側面の一部と底面の一部のゲート酸化膜を除去し
て、前記第一の低抵抗接続領域及び前記第二の低抵抗接
続領域を露出させる第七工程と、前記第一の低抵抗接続
領域及び前記第二の低抵抗接続領域を電気的に接続する
第八工程と、を備えることとした。
【００１７】ここで、基板上には絶縁膜が設けられ、そ
の上にＳＯＩ膜が設けられていてもよい。また、第二工
程において、酸化膜とＳＯＩ膜と絶縁膜を貫通し、基板
の一部にまで達するアライメントホールも同時に形成す
る。第三工程において、アライメントホールを基準とす
る露光により、絶縁膜まで達するＬＯＣＯＳを形成す
る。第六工程において、コンタクトホールの周囲のＳＯ
Ｉ膜と基板にイオン注入を行うことにより、それぞれを
低抵抗化して第一の低抵抗接続領域と第二の低抵抗接続
領域を形成する。さらに、第六工程の後に層間絶縁膜を
形成する。そして第七工程において、コンタクトホール
の周辺部の層間絶縁膜と、前記コンタクトホールの側面
の一部と底面の一部のゲート酸化膜とを除去して、第一
の低抵抗接続領域及び前記第二の低抵抗接続領域を露出
させる。
の上にＳＯＩ膜が設けられていてもよい。また、第二工
程において、酸化膜とＳＯＩ膜と絶縁膜を貫通し、基板
の一部にまで達するアライメントホールも同時に形成す
る。第三工程において、アライメントホールを基準とす
る露光により、絶縁膜まで達するＬＯＣＯＳを形成す
る。第六工程において、コンタクトホールの周囲のＳＯ
Ｉ膜と基板にイオン注入を行うことにより、それぞれを
低抵抗化して第一の低抵抗接続領域と第二の低抵抗接続
領域を形成する。さらに、第六工程の後に層間絶縁膜を
形成する。そして第七工程において、コンタクトホール
の周辺部の層間絶縁膜と、前記コンタクトホールの側面
の一部と底面の一部のゲート酸化膜とを除去して、第一
の低抵抗接続領域及び前記第二の低抵抗接続領域を露出
させる。
【００１８】
【発明の実施の形態】本発明は、基板の上に絶縁膜を介
して設けられたＳＯＩ膜上に形成された静電保護トラン
ジスタが、ゲート電極、ソース領域及びドレイン領域、
基板コンタクトを備え、基板コンタクトはＳＯＩ膜や基
板上の絶縁膜を貫通して基板と接続され、さらに基板接
続領域コンタクトが静電保護トランジスタのチャネル領
域と基板コンタクトを接続している。これにより、パッ
ドに静電気が入り、表面ブレークダウンにより静電保護
トランジスタのチャネル領域に流れ込んできた電荷は、
基板コンタクトを通して基板に流れ、ドレイン領域−チ
ャネル領域−ソース領域のバイポーラ動作を引き起こ
す。そして多くの電荷がチャネル領域に流入した場合で
も、電荷を受ける領域はチャネル領域だけでなく、基板
もつながっているので静電破壊やジュール熱破壊にいた
ってしまうということはなくなる。
して設けられたＳＯＩ膜上に形成された静電保護トラン
ジスタが、ゲート電極、ソース領域及びドレイン領域、
基板コンタクトを備え、基板コンタクトはＳＯＩ膜や基
板上の絶縁膜を貫通して基板と接続され、さらに基板接
続領域コンタクトが静電保護トランジスタのチャネル領
域と基板コンタクトを接続している。これにより、パッ
ドに静電気が入り、表面ブレークダウンにより静電保護
トランジスタのチャネル領域に流れ込んできた電荷は、
基板コンタクトを通して基板に流れ、ドレイン領域−チ
ャネル領域−ソース領域のバイポーラ動作を引き起こ
す。そして多くの電荷がチャネル領域に流入した場合で
も、電荷を受ける領域はチャネル領域だけでなく、基板
もつながっているので静電破壊やジュール熱破壊にいた
ってしまうということはなくなる。
【００１９】また本発明では、静電保護トランジスタの
ソース領域と基板コンタクトを接続している。これによ
り、ドレイン領域−チャネル領域−ソース領域のバイポ
ーラ動作が引き起こって、ソース領域に入った電荷は基
板コンタクトを通して基板に逃げるので、接地ラインに
つながった他のトランジスタに流れて静電破壊を引き起
こす可能性はない。
ソース領域と基板コンタクトを接続している。これによ
り、ドレイン領域−チャネル領域−ソース領域のバイポ
ーラ動作が引き起こって、ソース領域に入った電荷は基
板コンタクトを通して基板に逃げるので、接地ラインに
つながった他のトランジスタに流れて静電破壊を引き起
こす可能性はない。
【００２０】さらに本発明では、静電保護トランジスタ
のゲート電極と基板コンタクトを接続している。これに
よりゲート電位は基板と同じ電位になるため、ゲート電
位不定によって表面ブレークダウンが起こらないという
問題はなくなり、パッドに入ってきた静電気は表面ブレ
ークダウンを起こして、ドレイン領域−チャネル領域−
ソース領域のバイポーラ動作を引き起こし、ソース領域
へ電荷を逃がすことができる。
のゲート電極と基板コンタクトを接続している。これに
よりゲート電位は基板と同じ電位になるため、ゲート電
位不定によって表面ブレークダウンが起こらないという
問題はなくなり、パッドに入ってきた静電気は表面ブレ
ークダウンを起こして、ドレイン領域−チャネル領域−
ソース領域のバイポーラ動作を引き起こし、ソース領域
へ電荷を逃がすことができる。
【００２１】また本発明では、基板の上のＳＯＩ膜上に
酸化膜を形成する工程と、前記酸化膜、前記ＳＯＩ膜、
前記基板上の絶縁膜を貫通し、前記基板の一部にまで達
するエッチングを行う工程と、ＬＯＣＯＳを形成する工
程と、ゲート酸化膜を形成する工程と、ゲート電極を形
成する工程と、ソース領域形成、ドレイン領域形成、接
続領域形成、基板コンタクト、基板接続領域コンタクト
の低抵抗化のためのイオン注入を行う工程と、層間絶縁
膜を形成する工程と、基板コンタクト、基板接続領域コ
ンタクトを形成する工程と、金属配線を形成する工程か
らなる。これにより、ＳＯＩウェハの基板にアライメン
トマークを形成する工程で、基板コンタクトのホールも
形成することができ、工程の削減となる。これまで、ア
ライメントマークを形成するために酸化工程とエッチン
グ工程で段差を作っていたが、基板コンタクトを形成す
る工程でアライメントマークも形成するので、工程の増
加は抑えられる。さらに、基板の上に絶縁膜を介して設
けられたＳＯＩ膜の膜厚が薄い場合、酸化膜形成工程を
多用することができないので、アライメントマークの形
成のために酸化工程を行うことや酸化膜厚を厚くしてア
ライメントマークの段差をかせぐことはできない。しか
し、本発明による製造方法では、エッチングによって凹
みを形成し、アライメントマークとして用いるため、ア
ライメントマークが形成できないという問題点やアライ
メントマークの段差が少なく、マークが確認できないと
いう問題点も解決することができる。
酸化膜を形成する工程と、前記酸化膜、前記ＳＯＩ膜、
前記基板上の絶縁膜を貫通し、前記基板の一部にまで達
するエッチングを行う工程と、ＬＯＣＯＳを形成する工
程と、ゲート酸化膜を形成する工程と、ゲート電極を形
成する工程と、ソース領域形成、ドレイン領域形成、接
続領域形成、基板コンタクト、基板接続領域コンタクト
の低抵抗化のためのイオン注入を行う工程と、層間絶縁
膜を形成する工程と、基板コンタクト、基板接続領域コ
ンタクトを形成する工程と、金属配線を形成する工程か
らなる。これにより、ＳＯＩウェハの基板にアライメン
トマークを形成する工程で、基板コンタクトのホールも
形成することができ、工程の削減となる。これまで、ア
ライメントマークを形成するために酸化工程とエッチン
グ工程で段差を作っていたが、基板コンタクトを形成す
る工程でアライメントマークも形成するので、工程の増
加は抑えられる。さらに、基板の上に絶縁膜を介して設
けられたＳＯＩ膜の膜厚が薄い場合、酸化膜形成工程を
多用することができないので、アライメントマークの形
成のために酸化工程を行うことや酸化膜厚を厚くしてア
ライメントマークの段差をかせぐことはできない。しか
し、本発明による製造方法では、エッチングによって凹
みを形成し、アライメントマークとして用いるため、ア
ライメントマークが形成できないという問題点やアライ
メントマークの段差が少なく、マークが確認できないと
いう問題点も解決することができる。
【００２２】
【実施例】本発明の実施例を図１に基づいて説明する。
本発明の静電保護トランジスタを上面から見た平面図を
図１（Ａ）に、本発明の静電保護トランジスタをゲート
の幅方向（ａ−ａ）で切断した断面図を図１（Ｂ）に、
本発明の静電保護トランジスタをゲートの長さ方向（ｂ
−ｂ）で切断した断面図を図１（Ｃ）に示す。本実施例
に関わる静電保護トランジスタは、ゲート電極６、ゲー
ト酸化膜１４、チャネル領域３、ソース領域７、ドレイ
ン領域８、接地領域９、接続領域１５、基板コンタクト
４、基板接続領域コンタクト５、配線コンタクト１０、
金属配線１２、１３、１６、１７、層間絶縁膜１１を備
えている。チャネル領域３や接続領域１５であるＳＯＩ
膜の上にゲート酸化膜１４が形成され、チャネル領域３
の上と接続領域１５の一部の上にポリシリコンで形成し
たゲート電極６、さらにその上に層間絶縁膜１１が形成
されている。ここで静電保護トランジスタには、基本的
にＮ型ＭＯＳトランジスタを用いるため、チャネル領域
３及び接続領域１５の半導体膜はＰ型となる。場合によ
ってＰ型トランジスタを用いることもあるが、ここでは
Ｎ型トランジスタを基に説明する。図１（Ａ）の平面図
で示すように、ソース領域７とドレイン領域８はそれぞ
れゲート電極６の両側に形成され、Ｎ型にイオン注入し
て形成する。また接地領域９はＰ型にイオン注入して形
成する。ＳＯＩ層の膜厚が薄いＳＯＩウェハでは、ソー
ス領域７、ドレイン領域８、接地領域９の深さ方向は基
板１上の絶縁膜２まで達する。ドレイン領域８は、層間
絶縁膜１１とゲート酸化膜１４を貫通した配線コンタク
ト１０を介して金属配線１２と接続される。また、ソー
ス領域７および接地領域９は、層間絶縁膜１１、ゲート
酸化膜１４を貫通して、ソース領域７と接地領域９の両
方にまたいだ配線コンタクトを介して金属配線１３と接
続される。チャネル領域３、ソース領域７、ドレイン領
域８、接地領域９、接続領域１５、基板コンタクト４、
基板接続領域コンタクト５以外の部分はＬＯＣＯＳ１８
が形成されている。ＬＯＣＯＳ１８は、基板１の上の絶
縁膜２まで達している。そのため、ＬＯＣＯＳ１８によ
って、チャネル領域３、ソース領域７、ドレイン領域
８、接地領域９、接続領域１５は、他のトランジスタの
チャネル領域、ソース領域、ドレイン領域、接地領域、
接続領域と完全に分離されている。
本発明の静電保護トランジスタを上面から見た平面図を
図１（Ａ）に、本発明の静電保護トランジスタをゲート
の幅方向（ａ−ａ）で切断した断面図を図１（Ｂ）に、
本発明の静電保護トランジスタをゲートの長さ方向（ｂ
−ｂ）で切断した断面図を図１（Ｃ）に示す。本実施例
に関わる静電保護トランジスタは、ゲート電極６、ゲー
ト酸化膜１４、チャネル領域３、ソース領域７、ドレイ
ン領域８、接地領域９、接続領域１５、基板コンタクト
４、基板接続領域コンタクト５、配線コンタクト１０、
金属配線１２、１３、１６、１７、層間絶縁膜１１を備
えている。チャネル領域３や接続領域１５であるＳＯＩ
膜の上にゲート酸化膜１４が形成され、チャネル領域３
の上と接続領域１５の一部の上にポリシリコンで形成し
たゲート電極６、さらにその上に層間絶縁膜１１が形成
されている。ここで静電保護トランジスタには、基本的
にＮ型ＭＯＳトランジスタを用いるため、チャネル領域
３及び接続領域１５の半導体膜はＰ型となる。場合によ
ってＰ型トランジスタを用いることもあるが、ここでは
Ｎ型トランジスタを基に説明する。図１（Ａ）の平面図
で示すように、ソース領域７とドレイン領域８はそれぞ
れゲート電極６の両側に形成され、Ｎ型にイオン注入し
て形成する。また接地領域９はＰ型にイオン注入して形
成する。ＳＯＩ層の膜厚が薄いＳＯＩウェハでは、ソー
ス領域７、ドレイン領域８、接地領域９の深さ方向は基
板１上の絶縁膜２まで達する。ドレイン領域８は、層間
絶縁膜１１とゲート酸化膜１４を貫通した配線コンタク
ト１０を介して金属配線１２と接続される。また、ソー
ス領域７および接地領域９は、層間絶縁膜１１、ゲート
酸化膜１４を貫通して、ソース領域７と接地領域９の両
方にまたいだ配線コンタクトを介して金属配線１３と接
続される。チャネル領域３、ソース領域７、ドレイン領
域８、接地領域９、接続領域１５、基板コンタクト４、
基板接続領域コンタクト５以外の部分はＬＯＣＯＳ１８
が形成されている。ＬＯＣＯＳ１８は、基板１の上の絶
縁膜２まで達している。そのため、ＬＯＣＯＳ１８によ
って、チャネル領域３、ソース領域７、ドレイン領域
８、接地領域９、接続領域１５は、他のトランジスタの
チャネル領域、ソース領域、ドレイン領域、接地領域、
接続領域と完全に分離されている。
【００２３】ここで、本発明による静電保護トランジス
タは、チャネル領域３の一部からゲート電極６の幅方向
に伸びた接続領域１５（アクティブ領域）を設ける。こ
の接続領域１５は、ＳＯＩ膜で形成されている。接続領
域１５上には、ゲート酸化膜１４が形成されており、さ
らにその上にはゲート電極６が接続領域１５の一部にオ
ーバーラップするように設けられている。このゲート電
極６のオーバーラップは、ソース領域７・ドレイン領域
８を形成する時のイオン注入工程で接続領域１５にソー
ス・ドレイン領域のイオン種が注入されるのを防ぐため
のものである。接続領域１５は、一方が基板接続領域コ
ンタクト５、基板コンタクト４につながっている。基板
コンタクト４は、層間絶縁膜１１、ゲート酸化膜１４、
接続領域１５、基板上の絶縁膜２を貫通して基板１の一
部まで開けられたホールである。
タは、チャネル領域３の一部からゲート電極６の幅方向
に伸びた接続領域１５（アクティブ領域）を設ける。こ
の接続領域１５は、ＳＯＩ膜で形成されている。接続領
域１５上には、ゲート酸化膜１４が形成されており、さ
らにその上にはゲート電極６が接続領域１５の一部にオ
ーバーラップするように設けられている。このゲート電
極６のオーバーラップは、ソース領域７・ドレイン領域
８を形成する時のイオン注入工程で接続領域１５にソー
ス・ドレイン領域のイオン種が注入されるのを防ぐため
のものである。接続領域１５は、一方が基板接続領域コ
ンタクト５、基板コンタクト４につながっている。基板
コンタクト４は、層間絶縁膜１１、ゲート酸化膜１４、
接続領域１５、基板上の絶縁膜２を貫通して基板１の一
部まで開けられたホールである。
【００２４】また基板接続領域コンタクト５は基板コン
タクト４より大きく、基板コンタクト４を囲むような配
置で形成する。そして層間絶縁膜１１、ゲート酸化膜１
４を貫通して接続領域１５の一部まで開けられたホール
である。このため基板コンタクト４、基板接続領域コン
タクト５の断面図は図１（Ｂ）に示すように、一段段差
を持ったコンタクトホールとなる。ここに、金属配線１
６が埋め込まれ、チャネル領域３、接続領域１５、基板
接続領域コンタクト５、金属配線１６、基板コンタクト
４、基板１が電気的に接続され、チャネル領域３と基板
１との接続を確実にする。上記の構造は部分空乏型トラ
ンジスタのレイアウトと似ているが、チャネル領域３が
基板１と接続していることが本発明の大きな特徴となっ
ている。
タクト４より大きく、基板コンタクト４を囲むような配
置で形成する。そして層間絶縁膜１１、ゲート酸化膜１
４を貫通して接続領域１５の一部まで開けられたホール
である。このため基板コンタクト４、基板接続領域コン
タクト５の断面図は図１（Ｂ）に示すように、一段段差
を持ったコンタクトホールとなる。ここに、金属配線１
６が埋め込まれ、チャネル領域３、接続領域１５、基板
接続領域コンタクト５、金属配線１６、基板コンタクト
４、基板１が電気的に接続され、チャネル領域３と基板
１との接続を確実にする。上記の構造は部分空乏型トラ
ンジスタのレイアウトと似ているが、チャネル領域３が
基板１と接続していることが本発明の大きな特徴となっ
ている。
【００２５】ここで、基板１と金属配線１６、接続領域
１５と金属配線１６の接続は、そのままで接触させても
接触抵抗が大きいので、金属配線１６と接触する接続領
域１５や基板１の部分は、接続領域１５、基板１と同じ
イオン種で濃度の高いイオン注入を行い、接触抵抗を下
げる。さらに本実施例では、ソース領域７、接地領域９
やゲート電極６の接地方法において特徴的な構造を示し
ている。図１（Ｃ）に示すように、接地領域９の近くに
ＬＯＣＯＳ１８をはさんで基板コンタクト４を形成し、
ソース領域７、接地領域９と接続された金属配線１３と
基板コンタクト４を接続する。これによりソース領域
７、接地領域９は基板１と電気的に接続される。またゲ
ート電極６もトランジスタアクティブ領域から離れたと
ころに形成された基板コンタクト４と金属配線１７を介
して接続する。これによりゲート電極６も基板１と電気
的に接続される。
１５と金属配線１６の接続は、そのままで接触させても
接触抵抗が大きいので、金属配線１６と接触する接続領
域１５や基板１の部分は、接続領域１５、基板１と同じ
イオン種で濃度の高いイオン注入を行い、接触抵抗を下
げる。さらに本実施例では、ソース領域７、接地領域９
やゲート電極６の接地方法において特徴的な構造を示し
ている。図１（Ｃ）に示すように、接地領域９の近くに
ＬＯＣＯＳ１８をはさんで基板コンタクト４を形成し、
ソース領域７、接地領域９と接続された金属配線１３と
基板コンタクト４を接続する。これによりソース領域
７、接地領域９は基板１と電気的に接続される。またゲ
ート電極６もトランジスタアクティブ領域から離れたと
ころに形成された基板コンタクト４と金属配線１７を介
して接続する。これによりゲート電極６も基板１と電気
的に接続される。
【００２６】次に各部分の結線を図２に基づいて説明す
る。ＩＣチップのパッド２０に接続された本発明の静電
保護トランジスタは、ドレイン領域８がパッド２０と集
積回路の内部回路に接続され、ゲート電極６はポリシリ
コンや拡散領域で形成した抵抗２１を介して基板コンタ
クト４と接続され、ソース領域７は接地領域９と接続
し、かつ、基板コンタクト４と接続する。チャネル領域
３は接続領域１５を介して基板接続領域コンタクト５と
接続し、基板接続領域コンタクト５は金属配線１６によ
り基板コンタクト４と接続している。以上の結線により
チャネル領域３、ゲート電極６、ソース領域７、接地領
域９は同電位となる。ここで、基板１は基板コンタクト
４を介して内部回路の接地端子と接続されることが望ま
しい。しかし、内部回路の動作上、基板１の電位を接地
電位にできない場合には、ソース領域７及び接地領域９
は、基板１と接続せずに内部回路の接地端子と接続す
る。この場合、接地端子に流れ込んできた静電気の電荷
が内部回路のトランジスタに流れ込まないような回路的
工夫が必要となる。
る。ＩＣチップのパッド２０に接続された本発明の静電
保護トランジスタは、ドレイン領域８がパッド２０と集
積回路の内部回路に接続され、ゲート電極６はポリシリ
コンや拡散領域で形成した抵抗２１を介して基板コンタ
クト４と接続され、ソース領域７は接地領域９と接続
し、かつ、基板コンタクト４と接続する。チャネル領域
３は接続領域１５を介して基板接続領域コンタクト５と
接続し、基板接続領域コンタクト５は金属配線１６によ
り基板コンタクト４と接続している。以上の結線により
チャネル領域３、ゲート電極６、ソース領域７、接地領
域９は同電位となる。ここで、基板１は基板コンタクト
４を介して内部回路の接地端子と接続されることが望ま
しい。しかし、内部回路の動作上、基板１の電位を接地
電位にできない場合には、ソース領域７及び接地領域９
は、基板１と接続せずに内部回路の接地端子と接続す
る。この場合、接地端子に流れ込んできた静電気の電荷
が内部回路のトランジスタに流れ込まないような回路的
工夫が必要となる。
【００２７】次に本発明の静電保護トランジスタの動作
について説明する。ＩＣチップのパッド２０に入ってき
た静電気は静電保護トランジスタのドレイン領域７に入
る。ここで、ゲート酸化膜１５、ドレイン形状等で決ま
る電圧で表面ブレークダウンが起こる。すると、電荷は
チャネル領域３、接続領域１５、基板接続領域コンタク
ト５、金属配線１６及び基板コンタクト４を通って基板
１へと流れていく。次に、電荷が基板１の方に流れてい
くことにより電圧降下が起こり、チャネル領域３の電位
が上昇する。すると、ドレイン領域８、チャネル領域
３、ソース領域７間でのバイポーラ動作がオンし、ドレ
イン領域８からソース領域７に向かって電荷が流れる。
さらにドレイン領域８−チャネル領域３−ソース領域７
のバイポーラ動作が引き起こって、大きな電流がトラン
ジスタに流れた場合、トランジスタから非常に大きな発
熱を起こす。しかし上述した構造のため、電流が流れた
時のチャネル領域３の発熱は、接続領域１５、基板接続
領域コンタクト５、金属配線１６、基板コンタクト４を
通って基板１に逃げていくので、熱がチャネル領域３に
溜まって熱破壊にいたってしまうという問題は無くな
る。
について説明する。ＩＣチップのパッド２０に入ってき
た静電気は静電保護トランジスタのドレイン領域７に入
る。ここで、ゲート酸化膜１５、ドレイン形状等で決ま
る電圧で表面ブレークダウンが起こる。すると、電荷は
チャネル領域３、接続領域１５、基板接続領域コンタク
ト５、金属配線１６及び基板コンタクト４を通って基板
１へと流れていく。次に、電荷が基板１の方に流れてい
くことにより電圧降下が起こり、チャネル領域３の電位
が上昇する。すると、ドレイン領域８、チャネル領域
３、ソース領域７間でのバイポーラ動作がオンし、ドレ
イン領域８からソース領域７に向かって電荷が流れる。
さらにドレイン領域８−チャネル領域３−ソース領域７
のバイポーラ動作が引き起こって、大きな電流がトラン
ジスタに流れた場合、トランジスタから非常に大きな発
熱を起こす。しかし上述した構造のため、電流が流れた
時のチャネル領域３の発熱は、接続領域１５、基板接続
領域コンタクト５、金属配線１６、基板コンタクト４を
通って基板１に逃げていくので、熱がチャネル領域３に
溜まって熱破壊にいたってしまうという問題は無くな
る。
【００２８】ここでソース領域７と接地領域９が基板コ
ンタクト４と接続していない場合には、ソース領域７と
接地領域９が内部回路の接地端子と接続することになる
が、前述したバイポーラ動作によって大量の電荷が接地
端子に流れ込み、接地端子に接続された内部回路のトラ
ンジスタを破壊してしまう可能性がある。このため本実
施例の特徴の１つである、ソース領域７と接地領域９を
基板コンタクト４と接続することで、バイポーラ動作に
よる大量の電荷流入を基板１に逃がすことが可能にな
り、内部回路のトランジスタを破壊してしまうという恐
れはなくなる。
ンタクト４と接続していない場合には、ソース領域７と
接地領域９が内部回路の接地端子と接続することになる
が、前述したバイポーラ動作によって大量の電荷が接地
端子に流れ込み、接地端子に接続された内部回路のトラ
ンジスタを破壊してしまう可能性がある。このため本実
施例の特徴の１つである、ソース領域７と接地領域９を
基板コンタクト４と接続することで、バイポーラ動作に
よる大量の電荷流入を基板１に逃がすことが可能にな
り、内部回路のトランジスタを破壊してしまうという恐
れはなくなる。
【００２９】さらに、接続領域１５や、基板コンタクト
４及び基板接続領域コンタクト５における比抵抗を上げ
ておいてもよい。これはパッド２０に静電気が入り、静
電保護トランジスタに表面ブレークダウンが起こって、
チャネル領域３から接続領域１５を通って基板１に電荷
が流れ込むとき、接続領域１５や、基板コンタクト４及
び基板接続領域コンタクト５における比抵抗が高いと基
板１に電荷が流れていく時に生じる電圧降下が大きくな
り、チャネル領域３の電位を早く上昇させるので、より
確実にドレイン領域８、チャネル領域３、ソース領域７
の間でバイポーラ動作が行われ、静電気を逃がすことが
できる。
４及び基板接続領域コンタクト５における比抵抗を上げ
ておいてもよい。これはパッド２０に静電気が入り、静
電保護トランジスタに表面ブレークダウンが起こって、
チャネル領域３から接続領域１５を通って基板１に電荷
が流れ込むとき、接続領域１５や、基板コンタクト４及
び基板接続領域コンタクト５における比抵抗が高いと基
板１に電荷が流れていく時に生じる電圧降下が大きくな
り、チャネル領域３の電位を早く上昇させるので、より
確実にドレイン領域８、チャネル領域３、ソース領域７
の間でバイポーラ動作が行われ、静電気を逃がすことが
できる。
【００３０】また、本発明による他の実施例の静電保護
トランジスタの構成を図３に示す。本実施例による静電
保護トランジスタでは、チャネル領域３と基板１との接
続をする基板コンタクト４、基板接続領域コンタクト５
の設置場所に特徴がある。すなわち、図３に示すよう
に、チャネル領域と基板との接続をする基板コンタクト
４及び基板接続領域コンタクト５の設置場所はソース領
域７、ドレイン領域８に隣接し、かつ、ゲート電極６と
も隣接した位置に設ける。これら基板コンタクト４、基
板接続領域コンタクト５の周囲は基板の極性と同じＰ型
のイオン注入を行う。これによりチャネル領域３の電位
は基板接続領域コンタクト５、基板コンタクト４を介し
て基板１と同電位になる。ここで接地領域９のレイアウ
トが問題となる。基板コンタクト４、基板接続領域コン
タクト５の周囲は基板の極性と同じＰ型である。そのた
め、図１に示すようなソース領域７と接地領域９のレイ
アウトでは接地領域９がチャネル領域３と直接接続され
てしまうことになる。このような状態で、静電気がトラ
ンジスタに入ってソース領域７に電荷が流れ込むと、接
地領域９からチャネル領域３へと電荷が逆流し、ゲート
酸化膜１４を破壊してしまう恐れがある。そこで本実施
例では、基板コンタクト４、基板接続領域コンタクト５
の設置場所がソース領域７、ドレイン領域８に隣接し、
かつゲート電極６に隣接している場合は、図３に示すよ
うに接地領域９はソース領域７とＬＯＣＯＳ１８で囲ま
れ、基板コンタクト４、基板接続領域コンタクト５の周
囲のＰ型領域と接することがないレイアウトにする。上
記のように基板コンタクト４、基板接続領域コンタクト
５をソース領域７・ドレイン領域８とゲート電極６に隣
接することで接続領域１５を持たずにチャネル領域３と
基板１を接続することができ、省スペース化が図られ
る。
トランジスタの構成を図３に示す。本実施例による静電
保護トランジスタでは、チャネル領域３と基板１との接
続をする基板コンタクト４、基板接続領域コンタクト５
の設置場所に特徴がある。すなわち、図３に示すよう
に、チャネル領域と基板との接続をする基板コンタクト
４及び基板接続領域コンタクト５の設置場所はソース領
域７、ドレイン領域８に隣接し、かつ、ゲート電極６と
も隣接した位置に設ける。これら基板コンタクト４、基
板接続領域コンタクト５の周囲は基板の極性と同じＰ型
のイオン注入を行う。これによりチャネル領域３の電位
は基板接続領域コンタクト５、基板コンタクト４を介し
て基板１と同電位になる。ここで接地領域９のレイアウ
トが問題となる。基板コンタクト４、基板接続領域コン
タクト５の周囲は基板の極性と同じＰ型である。そのた
め、図１に示すようなソース領域７と接地領域９のレイ
アウトでは接地領域９がチャネル領域３と直接接続され
てしまうことになる。このような状態で、静電気がトラ
ンジスタに入ってソース領域７に電荷が流れ込むと、接
地領域９からチャネル領域３へと電荷が逆流し、ゲート
酸化膜１４を破壊してしまう恐れがある。そこで本実施
例では、基板コンタクト４、基板接続領域コンタクト５
の設置場所がソース領域７、ドレイン領域８に隣接し、
かつゲート電極６に隣接している場合は、図３に示すよ
うに接地領域９はソース領域７とＬＯＣＯＳ１８で囲ま
れ、基板コンタクト４、基板接続領域コンタクト５の周
囲のＰ型領域と接することがないレイアウトにする。上
記のように基板コンタクト４、基板接続領域コンタクト
５をソース領域７・ドレイン領域８とゲート電極６に隣
接することで接続領域１５を持たずにチャネル領域３と
基板１を接続することができ、省スペース化が図られ
る。
【００３１】さらに接地領域９をソース領域７とＬＯＣ
ＯＳ１８で囲み、接地領域９が基板コンタクト４及び基
板接続領域コンタクト５の周囲のＰ型領域と接すること
がないレイアウトにすることで、ソース領域７に流れ込
んだ電荷が接地領域９からチャネル領域３へと逆流し、
ゲート酸化膜１４を破壊してしまう恐れもなくなる。一
方、バルクウェハで静電保護トランジスタを形成した場
合には、ゲート電極６の接地方法は抵抗を介して基板と
接続している。これは直接ゲート電極６と接地端子を接
続した場合、接地端子に入った静電気は直接ゲート電極
６に入ってゲート酸化膜１４を破壊してしまうからであ
る。ＳＯＩ層１９の膜厚が薄いＳＯＩウェハに、バルク
ウェハと同じ構造、レイアウトで静電保護トランジスタ
を形成すると、ゲート電極６を基板と接続する部分は周
囲、底面を酸化膜で囲まれることとなり、どこにも接続
していない状態になる。このためゲート電極６の電位は
不安定になり、静電保護トランジスタの動作原理である
表面ブレークダウンが起こりにくくなる。このため、大
量の電荷を逃がすことができるバイポーラ動作に入ら
ず、内部回路の静電破壊を起こしてしまう。これを防ぐ
ために、ゲート電極６に抵抗値の高い抵抗２０を介して
接地端子と接続する方法もある。しかし、抵抗値を上げ
るためには抵抗２０を長くしなければならず、面積が必
要になるという問題点がある。これに対し、上述した本
発明のそれぞれの実施例ではゲート電極６を金属配線１
７、基板コンタクト４を介して基板１と接続し、さらに
基板１は半導体集積回路内で金属配線、基板コンタクト
４を介して接地端子と接続しているため、ゲート電極６
の電位が接地電位に固定されて表面ブレークダウンが起
こりやすくなり、接地端子から入ってくる静電気がゲー
ト電極６にはいってゲート酸化膜１４を破壊するという
こともなくなる。
ＯＳ１８で囲み、接地領域９が基板コンタクト４及び基
板接続領域コンタクト５の周囲のＰ型領域と接すること
がないレイアウトにすることで、ソース領域７に流れ込
んだ電荷が接地領域９からチャネル領域３へと逆流し、
ゲート酸化膜１４を破壊してしまう恐れもなくなる。一
方、バルクウェハで静電保護トランジスタを形成した場
合には、ゲート電極６の接地方法は抵抗を介して基板と
接続している。これは直接ゲート電極６と接地端子を接
続した場合、接地端子に入った静電気は直接ゲート電極
６に入ってゲート酸化膜１４を破壊してしまうからであ
る。ＳＯＩ層１９の膜厚が薄いＳＯＩウェハに、バルク
ウェハと同じ構造、レイアウトで静電保護トランジスタ
を形成すると、ゲート電極６を基板と接続する部分は周
囲、底面を酸化膜で囲まれることとなり、どこにも接続
していない状態になる。このためゲート電極６の電位は
不安定になり、静電保護トランジスタの動作原理である
表面ブレークダウンが起こりにくくなる。このため、大
量の電荷を逃がすことができるバイポーラ動作に入ら
ず、内部回路の静電破壊を起こしてしまう。これを防ぐ
ために、ゲート電極６に抵抗値の高い抵抗２０を介して
接地端子と接続する方法もある。しかし、抵抗値を上げ
るためには抵抗２０を長くしなければならず、面積が必
要になるという問題点がある。これに対し、上述した本
発明のそれぞれの実施例ではゲート電極６を金属配線１
７、基板コンタクト４を介して基板１と接続し、さらに
基板１は半導体集積回路内で金属配線、基板コンタクト
４を介して接地端子と接続しているため、ゲート電極６
の電位が接地電位に固定されて表面ブレークダウンが起
こりやすくなり、接地端子から入ってくる静電気がゲー
ト電極６にはいってゲート酸化膜１４を破壊するという
こともなくなる。
【００３２】次に、本発明の静電保護トランジスタの製
造方法を図４から図８に基づいて説明する。まず、図４
（Ａ）に示すような基板１の上に絶縁膜２を介して設け
られたＳＯＩ膜１９を持つＳＯＩウェハに、１００Å厚
程度の酸化膜３０を形成する（図４（Ｂ））。この酸化
膜３０は、ＳＯＩ膜１９の表面を保護すると同時に、ウ
ェル形成時のイオンインプラのダメージ低減にも必要で
ある。次に図４（Ｃ）に示すように、酸化膜３０上にレ
ジスト３１を塗布する。レジスト３１はアライメントマ
ークと基板コンタクトを形成するエッチングのマスクと
して機能する。次に、露光を行い、図４（Ｄ）に示すよ
うに、基板コンタクトを形成するための開口部３３、及
び、アライメントマーク３２を形成する。次に、図４
（Ｅ）に示すように、レジスト３１をマスクとして、酸
化膜３０、ＳＯＩ膜１９、絶縁膜２を貫通し、基板１の
一部までをドライエッチングでエッチングする。エッチ
ング時間が長いとレジスト３１がもたない場合がある。
この場合は酸化膜３０上に窒化膜を形成し、窒化膜をマ
スクとしてドライエッチングする。この工程により、基
板１上のすべての膜（絶縁膜２、ＳＯＩ膜１９）にアラ
イメントマークが形成されたことになる。従来、アライ
メントマーク３２の形成は酸化膜形成による段差で形成
していたが、薄いＳＯＩ層１９を持つＳＯＩウェハーで
はＳＯＩ層１９の厚み以上の段差をつけることができな
い。そのためＳＯＩ層１９が５００Å程度のＳＯＩウェ
ハーではアライメントマークの段差は５００Å以下とな
り、アライメントが困難となる。そこで本発明の実施例
では、アライメントマークをＳＯＩ層１９、絶縁膜２、
基板１の一部を貫通するエッチングを行うことで形成し
ている。これによりアライメントは確実となり、この工
程以降にある成膜、膜除去の工程でアライメントマーク
が消失してしまうという不具合はなくなる。さらにこの
アライメントマーク形成時に基板１とのコンタクトホー
ルも形成してしまうので、工程の削減にもなる。
造方法を図４から図８に基づいて説明する。まず、図４
（Ａ）に示すような基板１の上に絶縁膜２を介して設け
られたＳＯＩ膜１９を持つＳＯＩウェハに、１００Å厚
程度の酸化膜３０を形成する（図４（Ｂ））。この酸化
膜３０は、ＳＯＩ膜１９の表面を保護すると同時に、ウ
ェル形成時のイオンインプラのダメージ低減にも必要で
ある。次に図４（Ｃ）に示すように、酸化膜３０上にレ
ジスト３１を塗布する。レジスト３１はアライメントマ
ークと基板コンタクトを形成するエッチングのマスクと
して機能する。次に、露光を行い、図４（Ｄ）に示すよ
うに、基板コンタクトを形成するための開口部３３、及
び、アライメントマーク３２を形成する。次に、図４
（Ｅ）に示すように、レジスト３１をマスクとして、酸
化膜３０、ＳＯＩ膜１９、絶縁膜２を貫通し、基板１の
一部までをドライエッチングでエッチングする。エッチ
ング時間が長いとレジスト３１がもたない場合がある。
この場合は酸化膜３０上に窒化膜を形成し、窒化膜をマ
スクとしてドライエッチングする。この工程により、基
板１上のすべての膜（絶縁膜２、ＳＯＩ膜１９）にアラ
イメントマークが形成されたことになる。従来、アライ
メントマーク３２の形成は酸化膜形成による段差で形成
していたが、薄いＳＯＩ層１９を持つＳＯＩウェハーで
はＳＯＩ層１９の厚み以上の段差をつけることができな
い。そのためＳＯＩ層１９が５００Å程度のＳＯＩウェ
ハーではアライメントマークの段差は５００Å以下とな
り、アライメントが困難となる。そこで本発明の実施例
では、アライメントマークをＳＯＩ層１９、絶縁膜２、
基板１の一部を貫通するエッチングを行うことで形成し
ている。これによりアライメントは確実となり、この工
程以降にある成膜、膜除去の工程でアライメントマーク
が消失してしまうという不具合はなくなる。さらにこの
アライメントマーク形成時に基板１とのコンタクトホー
ルも形成してしまうので、工程の削減にもなる。
【００３３】次に、図５（Ａ）に示すように、レジスト
３１、酸化膜３０を除去する（窒化膜をドライエッチン
グのマスクとした場合にはドライエッチングで窒化膜を
除去する）。次に、ＬＯＣＯＳ１８を形成する工程に入
る。すなわち、ＳＯＩウェハに熱酸化膜３４を１６０Å
程度形成し、さらにその上に窒化膜３５を１６００Å程
度形成する。次に、アライメントマーク３２にあわせて
アライメントと露光を行い、窒化膜３５をエッチングし
て、ＬＯＣＯＳ形成のための開口部３６を作る（図５
（Ｂ））。この状態で、熱酸化炉に投入し、開口部３６
にＬＯＣＯＳ１８を形成する。ＬＯＣＯＳ厚は、ＬＯＣ
ＯＳ１８が基板１上の絶縁膜２に達するように形成す
る。ＬＯＣＯＳ１８が形成された後、窒化膜３５を除去
し、さらに、ＬＯＣＯＳ１８以外の部分の酸化膜をすべ
て除去し、その後、ゲート酸化工程に進む。
３１、酸化膜３０を除去する（窒化膜をドライエッチン
グのマスクとした場合にはドライエッチングで窒化膜を
除去する）。次に、ＬＯＣＯＳ１８を形成する工程に入
る。すなわち、ＳＯＩウェハに熱酸化膜３４を１６０Å
程度形成し、さらにその上に窒化膜３５を１６００Å程
度形成する。次に、アライメントマーク３２にあわせて
アライメントと露光を行い、窒化膜３５をエッチングし
て、ＬＯＣＯＳ形成のための開口部３６を作る（図５
（Ｂ））。この状態で、熱酸化炉に投入し、開口部３６
にＬＯＣＯＳ１８を形成する。ＬＯＣＯＳ厚は、ＬＯＣ
ＯＳ１８が基板１上の絶縁膜２に達するように形成す
る。ＬＯＣＯＳ１８が形成された後、窒化膜３５を除去
し、さらに、ＬＯＣＯＳ１８以外の部分の酸化膜をすべ
て除去し、その後、ゲート酸化工程に進む。
【００３４】ここで、本実施例のように、アライメント
マーク３２の形成と同時に基板コンタクト４を形成して
いることにより以下のような効果を得る。窒化膜３５の
除去にリン酸のウェットエッチングを用いるが、リン酸
は窒化膜をエッチングするだけでなく、シリコンもエッ
チングしてしまう。そのため基板コンタクト４やアライ
メントマーク３２は酸化膜で覆われていなければならな
い。本実施例では基板コンタクト４やアライメントマー
ク３２を形成後、熱酸化工程、窒化膜形成工程と進むの
で、基板コンタクト４やアライメントマーク３２は酸化
膜に覆われており、リン酸のウェットエッチングで基板
コンタクト４やアライメントマーク３２の側壁及び底面
のシリコンがエッチングされるという不具合はない。
マーク３２の形成と同時に基板コンタクト４を形成して
いることにより以下のような効果を得る。窒化膜３５の
除去にリン酸のウェットエッチングを用いるが、リン酸
は窒化膜をエッチングするだけでなく、シリコンもエッ
チングしてしまう。そのため基板コンタクト４やアライ
メントマーク３２は酸化膜で覆われていなければならな
い。本実施例では基板コンタクト４やアライメントマー
ク３２を形成後、熱酸化工程、窒化膜形成工程と進むの
で、基板コンタクト４やアライメントマーク３２は酸化
膜に覆われており、リン酸のウェットエッチングで基板
コンタクト４やアライメントマーク３２の側壁及び底面
のシリコンがエッチングされるという不具合はない。
【００３５】次に、図５（Ｄ）に示すように、ＬＯＣＯ
Ｓ部分以外に熱酸化によりゲート酸化膜１４を形成す
る。ここでゲート酸化工程以降のアライメント工程で
は、アライメントマーク３２にあわせてアライメントが
なされる。すなわち、このアライメントマーク３２は、
エッチングによって形成されており、ＳＯＩ膜１９、絶
縁膜２を貫通し、基板１の一部まで達しており、そのた
め、基板１の一部が凹んでいる。
Ｓ部分以外に熱酸化によりゲート酸化膜１４を形成す
る。ここでゲート酸化工程以降のアライメント工程で
は、アライメントマーク３２にあわせてアライメントが
なされる。すなわち、このアライメントマーク３２は、
エッチングによって形成されており、ＳＯＩ膜１９、絶
縁膜２を貫通し、基板１の一部まで達しており、そのた
め、基板１の一部が凹んでいる。
【００３６】次に、ゲート酸化膜１４上にポリシリコン
を３０００Å成膜し、アライメントマーク３２を基準に
アライメントと露光を行い、ポリシリコンをドライエッ
チングしてゲート電極６を形成する（図５（Ｅ））。次
に、図６（Ａ）に示すようにトランジスタのソース領域
７、ドレイン領域８を形成するためのイオン注入を行
う。本実施例の静電保護トランジスタでは、Ｎ型トラン
ジスタを用いているのでＮ型のイオンを注入する。
を３０００Å成膜し、アライメントマーク３２を基準に
アライメントと露光を行い、ポリシリコンをドライエッ
チングしてゲート電極６を形成する（図５（Ｅ））。次
に、図６（Ａ）に示すようにトランジスタのソース領域
７、ドレイン領域８を形成するためのイオン注入を行
う。本実施例の静電保護トランジスタでは、Ｎ型トラン
ジスタを用いているのでＮ型のイオンを注入する。
【００３７】次に、図６（Ｂ）に示すように、接地領域
９へのイオン注入と、基板コンタクト４及び基板接続領
域コンタクト５と金属配線１２、１３、１６、１７との
接触抵抗を低減する拡散接続領域（低抵抗接続領域）３
７を形成するためのイオン注入を同時に行う。このイオ
ン注入では、基板コンタクト４の周囲及び底面にイオン
注入されるようにパターニングしてインプラを行う。こ
こでイオン注入するイオン種は、静電保護トランジスタ
がＮ型トランジスタなので、Ｐ型のイオン種をイオン注
入することになる。
９へのイオン注入と、基板コンタクト４及び基板接続領
域コンタクト５と金属配線１２、１３、１６、１７との
接触抵抗を低減する拡散接続領域（低抵抗接続領域）３
７を形成するためのイオン注入を同時に行う。このイオ
ン注入では、基板コンタクト４の周囲及び底面にイオン
注入されるようにパターニングしてインプラを行う。こ
こでイオン注入するイオン種は、静電保護トランジスタ
がＮ型トランジスタなので、Ｐ型のイオン種をイオン注
入することになる。
【００３８】次に、ゲート電極６上に層間絶縁膜１１を
成膜し、その後、図６（Ｃ）に示すように、基板コンタ
クト４、基板接続領域コンタクト５、配線コンタクト１
０のホールをドライエッチングで形成する。ここで基板
コンタクト４と基板接続領域コンタクト５の位置関係が
重要である。基板コンタクト４ホールの側壁は、ゲート
酸化工程を通っているため酸化膜で覆われている。した
がって、基板コンタクト４に金属を埋め込んでも接続領
域１５と基板１は電気的な接続を取ることはできない。
そこで基板コンタクト４を囲み、基板コンタクト４より
大きいサイズの基板接続領域コンタクト５を設け、この
基板接続領域コンタクト５に金属を埋め込むことによ
り、接続領域１５と基板１との電気的接続が可能とな
る。
成膜し、その後、図６（Ｃ）に示すように、基板コンタ
クト４、基板接続領域コンタクト５、配線コンタクト１
０のホールをドライエッチングで形成する。ここで基板
コンタクト４と基板接続領域コンタクト５の位置関係が
重要である。基板コンタクト４ホールの側壁は、ゲート
酸化工程を通っているため酸化膜で覆われている。した
がって、基板コンタクト４に金属を埋め込んでも接続領
域１５と基板１は電気的な接続を取ることはできない。
そこで基板コンタクト４を囲み、基板コンタクト４より
大きいサイズの基板接続領域コンタクト５を設け、この
基板接続領域コンタクト５に金属を埋め込むことによ
り、接続領域１５と基板１との電気的接続が可能とな
る。
【００３９】次に、リフローを行って層間絶縁膜１１の
平坦化を行った後、図６（Ｄ）に示すように、メタルを
成膜、パターニングして、基板コンタクト４、基板接続
領域コンタクト５、ソース／ドレイン／接地領域の配線
コンタクト９上やゲート電極６上に金属配線１２、１
３、１６、１７を形成する。
平坦化を行った後、図６（Ｄ）に示すように、メタルを
成膜、パターニングして、基板コンタクト４、基板接続
領域コンタクト５、ソース／ドレイン／接地領域の配線
コンタクト９上やゲート電極６上に金属配線１２、１
３、１６、１７を形成する。
【００４０】
【発明の効果】以上説明したような構成及び方法によっ
て、以下に記載されるような効果を有する。本発明は、
基板の上のＳＯＩ膜上に形成された静電保護トランジス
タが、ゲート電極、ソース領域及びドレイン領域、基板
コンタクトから構成され、基板コンタクトは、ＳＯＩ
膜、基板上の絶縁膜を貫通して基板と接続され、さらに
基板接続領域コンタクトが静電保護トランジスタのチャ
ネル領域と基板コンタクトを接続している。これによ
り、パッドに静電気が入り、静電保護トランジスタに表
面ブレークダウンがおこって、静電保護トランジスタの
チャネル領域に電荷が流れ込んでくるが、この領域が基
板と接続されているため、電荷を受け入れるキャパシタ
が大きくなり、静電破壊やジュール熱破壊に至らずに静
電気を逃がしてくれるという効果がある。さらにドレイ
ン領域−チャネル領域−ソース領域のバイポーラ動作が
引き起こって、大きな電流がトランジスタに流れた場
合、トランジスタから非常に大きな発熱を起こす。しか
し上記のような構造のため、電流が流れた時のチャネル
領域の発熱は、接続領域、基板接続領域コンタクト、金
属配線、基板コンタクトを通って基板に逃げていくの
で、熱がチャネル領域に溜まって熱破壊にいたってしま
うという問題は無くなる。
て、以下に記載されるような効果を有する。本発明は、
基板の上のＳＯＩ膜上に形成された静電保護トランジス
タが、ゲート電極、ソース領域及びドレイン領域、基板
コンタクトから構成され、基板コンタクトは、ＳＯＩ
膜、基板上の絶縁膜を貫通して基板と接続され、さらに
基板接続領域コンタクトが静電保護トランジスタのチャ
ネル領域と基板コンタクトを接続している。これによ
り、パッドに静電気が入り、静電保護トランジスタに表
面ブレークダウンがおこって、静電保護トランジスタの
チャネル領域に電荷が流れ込んでくるが、この領域が基
板と接続されているため、電荷を受け入れるキャパシタ
が大きくなり、静電破壊やジュール熱破壊に至らずに静
電気を逃がしてくれるという効果がある。さらにドレイ
ン領域−チャネル領域−ソース領域のバイポーラ動作が
引き起こって、大きな電流がトランジスタに流れた場
合、トランジスタから非常に大きな発熱を起こす。しか
し上記のような構造のため、電流が流れた時のチャネル
領域の発熱は、接続領域、基板接続領域コンタクト、金
属配線、基板コンタクトを通って基板に逃げていくの
で、熱がチャネル領域に溜まって熱破壊にいたってしま
うという問題は無くなる。
【００４１】また本発明では、基板接続領域コンタクト
が基板コンタクトを囲み、かつ、基板コンタクトを含む
配置である。このため基板コンタクトと基板接続領域コ
ンタクトの段面構造は一段段差を持ったコンタクトホー
ルとなり、接続領域と基板との電気的な接続を確実にす
ると共に、省スペース化にも効果を発揮する。また本発
明では、静電保護トランジスタのソース領域と基板コン
タクトを接続している。これにより、ドレイン領域−チ
ャネル領域−ソース領域のバイポーラ動作が引き起こっ
て、ソース領域に入った電荷は基板コンタクトを通して
基板に逃げるので、接地ラインにつながった他のトラン
ジスタに流れて静電破壊を引き起こす可能性はない。
が基板コンタクトを囲み、かつ、基板コンタクトを含む
配置である。このため基板コンタクトと基板接続領域コ
ンタクトの段面構造は一段段差を持ったコンタクトホー
ルとなり、接続領域と基板との電気的な接続を確実にす
ると共に、省スペース化にも効果を発揮する。また本発
明では、静電保護トランジスタのソース領域と基板コン
タクトを接続している。これにより、ドレイン領域−チ
ャネル領域−ソース領域のバイポーラ動作が引き起こっ
て、ソース領域に入った電荷は基板コンタクトを通して
基板に逃げるので、接地ラインにつながった他のトラン
ジスタに流れて静電破壊を引き起こす可能性はない。
【００４２】さらに本発明では、静電保護トランジスタ
のゲート電極と基板コンタクトを接続している。これに
よりゲート電位は基板と同じ電位になるため、ゲート電
位不定によって表面ブレークダウンが起こらないという
問題はなくなり、パッドに入ってきた静電気は表面ブレ
ークダウンを起こして、ドレイン領域−チャネル領域−
ソース領域のバイポーラ動作を引き起こし、ソース領域
へ電荷を逃がすことができる。
のゲート電極と基板コンタクトを接続している。これに
よりゲート電位は基板と同じ電位になるため、ゲート電
位不定によって表面ブレークダウンが起こらないという
問題はなくなり、パッドに入ってきた静電気は表面ブレ
ークダウンを起こして、ドレイン領域−チャネル領域−
ソース領域のバイポーラ動作を引き起こし、ソース領域
へ電荷を逃がすことができる。
【００４３】また接続領域や基板コンタクトの比抵抗を
上げておくことで、基板に電荷が流れていく時に生じる
電圧降下が起こりやすくなり、チャネル領域の電位を上
昇させるので、より確実にドレイン領域、チャネル領
域、ソース領域の間でバイポーラ動作が行われ、静電気
を逃がすことができるという効果がある。また本発明に
よる静電保護トランジスタでは、基板とチャネル領域を
接続する基板コンタクトがソース領域、ドレイン領域と
隣接し、かつ、ゲート電極とも隣接した位置に形成され
る。これにより、チャネル領域から伸びた接続領域を持
たずに基板とのコンタクトをとることができ、省スペー
ス化が図られる。さらに、チャネル領域と基板コンタク
トまでの距離が短いため、チャネル領域の電位を固定し
やすくなる。
上げておくことで、基板に電荷が流れていく時に生じる
電圧降下が起こりやすくなり、チャネル領域の電位を上
昇させるので、より確実にドレイン領域、チャネル領
域、ソース領域の間でバイポーラ動作が行われ、静電気
を逃がすことができるという効果がある。また本発明に
よる静電保護トランジスタでは、基板とチャネル領域を
接続する基板コンタクトがソース領域、ドレイン領域と
隣接し、かつ、ゲート電極とも隣接した位置に形成され
る。これにより、チャネル領域から伸びた接続領域を持
たずに基板とのコンタクトをとることができ、省スペー
ス化が図られる。さらに、チャネル領域と基板コンタク
トまでの距離が短いため、チャネル領域の電位を固定し
やすくなる。
【００４４】さらに本発明による静電保護トランジスタ
の製造方法では、基板の上に絶縁膜を介して設けられた
ＳＯＩ膜上に酸化膜を形成する工程と、前記酸化膜、前
記ＳＯＩ膜、前記基板上の絶縁膜を貫通し、前記基板の
一部にまで達するエッチングを行う工程と、ＬＯＣＯＳ
を形成する工程と、ゲート酸化膜を形成する工程と、ゲ
ート電極を形成する工程と、ソース領域形成、ドレイン
領域形成、接続領域形成、基板コンタクト、基板接続領
域コンタクトの低抵抗化のためのイオン注入を行う工程
と、層間絶縁膜を形成する工程と、基板コンタクト、基
板接続領域コンタクトを形成する工程と、金属配線を形
成する工程からなる。これにより、ＳＯＩウェハの基板
にアライメントマークを形成する工程で、基板コンタク
トのホールも形成することができ、工程の削減となる。
これまで、アライメントマークを形成するために酸化工
程とエッチング工程で段差を作っていたが、基板コンタ
クトを形成する工程でアライメントマークも形成するの
で、工程の増加は抑えられる。さらに、基板の上に絶縁
膜を介して設けられたＳＯＩ膜の膜厚が薄い場合、酸化
膜形成工程を多用することができないので、アライメン
トマークの形成のために酸化工程を行うことや酸化膜厚
を厚くしてアライメントマークの段差をかせぐことはで
きない。しかし、本発明による製造方法では、エッチン
グによって凹みを形成し、アライメントマークとして用
いるため、アライメントマークが形成できないという課
題やアライメントマークの段差が少なく、マークが確認
できないという課題も解決することができる。また本発
明では基板コンタクトやアライメントマーク形成後、熱
酸化工程、窒化膜形成工程と進むので、基板コンタクト
やアライメントマークは窒化膜除去工程時、酸化膜に覆
われており、リン酸のウェットエッチングで基板コンタ
クトやアライメントマークの側壁及び底面のシリコンが
エッチングされるという不具合はなくなる。
の製造方法では、基板の上に絶縁膜を介して設けられた
ＳＯＩ膜上に酸化膜を形成する工程と、前記酸化膜、前
記ＳＯＩ膜、前記基板上の絶縁膜を貫通し、前記基板の
一部にまで達するエッチングを行う工程と、ＬＯＣＯＳ
を形成する工程と、ゲート酸化膜を形成する工程と、ゲ
ート電極を形成する工程と、ソース領域形成、ドレイン
領域形成、接続領域形成、基板コンタクト、基板接続領
域コンタクトの低抵抗化のためのイオン注入を行う工程
と、層間絶縁膜を形成する工程と、基板コンタクト、基
板接続領域コンタクトを形成する工程と、金属配線を形
成する工程からなる。これにより、ＳＯＩウェハの基板
にアライメントマークを形成する工程で、基板コンタク
トのホールも形成することができ、工程の削減となる。
これまで、アライメントマークを形成するために酸化工
程とエッチング工程で段差を作っていたが、基板コンタ
クトを形成する工程でアライメントマークも形成するの
で、工程の増加は抑えられる。さらに、基板の上に絶縁
膜を介して設けられたＳＯＩ膜の膜厚が薄い場合、酸化
膜形成工程を多用することができないので、アライメン
トマークの形成のために酸化工程を行うことや酸化膜厚
を厚くしてアライメントマークの段差をかせぐことはで
きない。しかし、本発明による製造方法では、エッチン
グによって凹みを形成し、アライメントマークとして用
いるため、アライメントマークが形成できないという課
題やアライメントマークの段差が少なく、マークが確認
できないという課題も解決することができる。また本発
明では基板コンタクトやアライメントマーク形成後、熱
酸化工程、窒化膜形成工程と進むので、基板コンタクト
やアライメントマークは窒化膜除去工程時、酸化膜に覆
われており、リン酸のウェットエッチングで基板コンタ
クトやアライメントマークの側壁及び底面のシリコンが
エッチングされるという不具合はなくなる。
【図１】本発明の静電保護トランジスタの構造を示す図
である。
である。
【図２】本発明の静電保護トランジスタの結線図であ
る。
る。
【図３】本発明の静電保護トランジスタの他の実施例を
示す図である。
示す図である。
【図４】本発明の静電保護トランジスタの製造方法を示
すプロセスフロー図（１）である。
すプロセスフロー図（１）である。
【図５】本発明の静電保護トランジスタの製造方法を示
すプロセスフロー図（２）である。
すプロセスフロー図（２）である。
【図６】本発明の静電保護トランジスタの製造方法を示
すプロセスフロー図（３）である。
すプロセスフロー図（３）である。
【図７】従来の静電保護トランジスタの構造図である。
【図８】従来の静電保護トランジスタの結線図である。
【図９】従来の静電保護トランジスタの製造方法を示す
プロセスフロー図（１）である。
プロセスフロー図（１）である。
【図１０】従来の静電保護トランジスタの製造方法を示
すプロセスフロー図（２）である。
すプロセスフロー図（２）である。
【図１１】従来の静電保護トランジスタの製造方法を示
すプロセスフロー図（３）である。
すプロセスフロー図（３）である。
１ 基板 ２ 絶縁膜 ３ チャネル領域 ４ 基板コンタクト ５ 基板接続領域コンタクト ６、４３ ゲート電極 ７、４１ ソース領域 ８、４２ ドレイン領域 ９、５６ 接地領域 １０ 配線コンタクト １１、４６ 層間絶縁膜 １２、１３、１６、１７ 金属配線 １４、４０ ゲート酸化膜 １５ 接続領域 １８、４５ ＬＯＣＯＳ １９ ＳＯＩ膜 ２０、４７ パッド ２１、４８ 抵抗 ３０、３４、５０、５２、５４ 酸化膜 ３１ レジスト ３５、５５ 窒化膜 ３２、５３ アライメントマーク ３３、３６、５１ 開口部 ３７ 拡散接続領域
Claims (12)
- 【請求項１】 基板上のＳＯＩ膜上に、ＣＭＯＳトラン
ジスタと静電保護トランジスタが形成された半導体集積
回路であって、 前記静電保護トランジスタが、ソース領域と、ドレイン
領域と、チャネル領域と、前記チャネル領域の上にゲー
ト酸化膜を介して設けられたゲート電極と、前記ＳＯＩ
膜を貫通し前記基板の一部に達する基板コンタクトと、
前記チャネル領域と前記基板コンタクトを接続する基板
接続領域コンタクトと、前記基板コンタクトと前記基板
接続領域コンタクトに設けられるとともに、前記チャネ
ル領域と前記基板とを電気的に接続する配線と、を備え
ることを特徴とする半導体集積回路。 - 【請求項２】 前記基板コンタクトが設けられた部位の
基板表面に形成されるとともに、前記基板より抵抗の低
い低抵抗接続領域と、前記基板接続領域コンタクトが設
けられた部位のＳＯＩ膜に形成されるとともに、前記Ｓ
ＯＩ膜より抵抗の低い低抵抗接続領域と、のうち少なく
とも一方の低抵抗接続領域を備えることを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項３】 前記基板接続領域コンタクトが前記基板
コンタクトを囲み、かつ、前記基板コンタクトを含む配
置であることを特徴とする請求項１または２に記載の半
導体集積回路。 - 【請求項４】 前記基板コンタクト及び前記基板接続領
域コンタクトが、前記ソース領域または前記ドレイン領
域に隣接し、かつ、前記ゲート電極に隣接して形成され
ることを特徴とする請求項１〜３のいずれか１項に記載
の半導体集積回路。 - 【請求項５】 前記静電保護トランジスタが前記チャネ
ル領域と同じＳＯＩ膜で形成された接続領域を備えると
ともに、前記接続領域の上にはゲート酸化膜が形成さ
れ、前記ゲート酸化膜上の一部のみにゲート電極が形成
されたことを特徴とする請求項１〜４のいずれか１項に
記載の半導体集積回路。 - 【請求項６】 前記静電保護トランジスタが、前記ゲー
ト電極上に設けられた層間絶縁膜と、前記ソース領域の
上部に設けられるとともに、前記層間絶縁膜と前記ゲー
ト酸化膜を貫通する配線コンタクトホールと、前記層間
絶縁膜と前記ＳＯＩ膜を貫通し前記基板の一部に達する
第２の基板コンタクトと、前記配線コンタクトホールと
前記第２の基板コンタクトに設けられるとともに、前記
ソース領域と前記基板とを電気的に接続する第２の配線
と、を備えることを特徴とする請求項１〜５のいずれか
１項に記載の半導体集積回路。 - 【請求項７】 基板の上のＳＯＩ膜上に、ＣＭＯＳトラ
ンジスタと静電保護トランジスタが形成された半導体集
積回路であって、 前記静電保護トランジスタが、ソース領域と、ドレイン
領域と、チャネル領域と、前記チャネル領域の上にゲー
ト酸化膜を介して設けられたゲート電極と、前記ゲート
電極上に設けられた層間絶縁膜と、前記ソース領域の上
部に設けられるとともに、前記層間絶縁膜と前記ゲート
酸化膜を貫通する配線コンタクトホールと、前記層間絶
縁膜と前記ＳＯＩ膜を貫通し前記基板の一部に達する基
板コンタクトと、前記配線コンタクトホールと前記基板
コンタクトに設けられるとともに前記ソース領域と前記
基板とを電気的に接続する配線と、を備えることを特徴
とする半導体集積回路。 - 【請求項８】 前記静電保護トランジスタが前記ソース
領域と隣接して設けられた接地領域を備えるとともに、
前記配線コンタクトホールが前記ソース領域と前記接地
領域の上部に設けられ、前記配線が前記ソース領域及び
前記接地領域と前記基板とを電気的に接続することを特
徴とする請求項７に記載の半導体集積回路。 - 【請求項９】 前記ゲート電極と前記基板とを電気的に
接続するために設けられた基板コンタクトを有すること
を特徴とする請求項１〜８のうちいずれか１項に記載の
半導体集積回路。 - 【請求項１０】 基板上のＳＯＩ膜上に酸化膜を形成す
る工程と、前記酸化膜と前記ＳＯＩ膜を貫通し、前記基
板の一部にまで達するコンタクトホールを形成する工程
と、ＬＯＣＯＳを形成する工程と、ゲート酸化膜を形成
する工程と、ゲート電極を形成する工程と、前記コンタ
クトホールの側面の一部と底面の一部のゲート酸化膜を
除去する工程と、金属配線を形成して前記ＳＯＩ膜と基
板を電気的に接続する工程と、を備えることを特徴とす
る半導体集積回路の製造方法。 - 【請求項１１】 基板上のＳＯＩ膜上に酸化膜を形成す
る第一工程と、 前記酸化膜と前記ＳＯＩ膜を貫通し、前記基板の一部に
まで達するコンタクトホールを形成する第二工程と、 ＬＯＣＯＳを形成する第三工程と、 ＬＯＣＯＳ部分以外にゲート酸化膜を形成する第四工程
と、 前記ゲート酸化膜上にゲート電極を形成する第五工程
と、 前記コンタクトホールの周囲のＳＯＩ膜と基板をそれぞ
れ低抵抗化して第一の低抵抗接続領域と第二の低抵抗接
続領域を形成する第六工程と、 前記コンタクトホールの側面の一部と底面の一部のゲー
ト酸化膜を除去して、前記第一の低抵抗接続領域及び前
記第二の低抵抗接続領域を露出させる第七工程と、 前記第一の低抵抗接続領域及び前記第二の低抵抗接続領
域を電気的に接続する第八工程と、を備えることを特徴
とする半導体集積回路の製造方法。 - 【請求項１２】 絶縁膜が設けられた基板上のＳＯＩ膜
上に酸化膜を形成する工程と、 前記酸化膜と前記ＳＯＩ膜と前記絶縁膜を貫通し、前記
基板の一部にまで達するコンタクトホールとアライメン
トホールを形成する工程と、 前記アライメントホールを基準とする露光により、前記
絶縁膜まで達するＬＯＣＯＳを形成する工程と、 前記ＬＯＣＯＳ部分以外にゲート酸化膜を形成する工程
と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記コンタクトホールの周囲のＳＯＩ膜と基板をそれぞ
れ低抵抗化して第一の低抵抗接続領域と第二の低抵抗接
続領域を形成するためにイオン注入を行う工程と、 層間絶縁膜を形成する工程と、 前記コンタクトホールの周辺部の層間絶縁膜と、前記コ
ンタクトホールの側面の一部と底面の一部のゲート酸化
膜と、を除去して、前記第一の低抵抗接続領域及び前記
第二の低抵抗接続領域を露出させる工程と、 前記第一の低抵抗接続領域及び前記第二の低抵抗接続領
域を電気的に接続するために金属配線を形成する工程
と、を備えることを特徴とする半導体集積回路の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32898699A JP3534668B2 (ja) | 1998-11-20 | 1999-11-19 | 半導体集積回路 |
| US09/444,432 US6451633B1 (en) | 1998-11-20 | 1999-11-19 | Method for manufacturing semiconductor integrated circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169098 | 1998-11-20 | ||
| JP10-331690 | 1998-11-20 | ||
| JP32898699A JP3534668B2 (ja) | 1998-11-20 | 1999-11-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216400A true JP2000216400A (ja) | 2000-08-04 |
| JP3534668B2 JP3534668B2 (ja) | 2004-06-07 |
Family
ID=26573039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32898699A Expired - Fee Related JP3534668B2 (ja) | 1998-11-20 | 1999-11-19 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6451633B1 (ja) |
| JP (1) | JP3534668B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231721A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2003092408A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | 半導体集積回路の製造方法 |
| KR100393221B1 (ko) * | 2000-08-11 | 2003-07-31 | 삼성전자주식회사 | 플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법. |
| US6794716B2 (en) | 2000-08-11 | 2004-09-21 | Samsung Electronics Co., Ltd. | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825488B2 (en) * | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4227341B2 (ja) * | 2002-02-21 | 2009-02-18 | セイコーインスツル株式会社 | 半導体集積回路の構造及びその製造方法 |
| US7890079B2 (en) * | 2006-12-06 | 2011-02-15 | Broadcom Corporation | RFIC with on-chip multiple band power amplifiers |
| FR2956245A1 (fr) * | 2010-07-27 | 2011-08-12 | Commissariat Energie Atomique | Transistor a effet de champ a caracteristiques electriques ameliorees et muni d'une contre-electrode et procede de realisation |
| US10332820B2 (en) | 2017-03-20 | 2019-06-25 | Akash Systems, Inc. | Satellite communication transmitter with improved thermal management |
| US10374553B2 (en) | 2017-06-15 | 2019-08-06 | Akash Systems, Inc. | Microwave transmitter with improved information throughput |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006668B1 (ko) * | 1984-11-22 | 1994-07-25 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 장치의 제조방법 |
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