KR100894193B1 - 반도체 집적회로의 제조방법 - Google Patents

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Abstract

지지 기판의 전위가 고정되더라도 회로의 타이밍의 변화 또는 구동 능력의 변동이 발생하지 않는 반도체 집적회로가 제공된다. 본 발명에 의한 반도체 집적회로의 제조방법은, 트랜지스터의 소스-바디-타이 영역에 반도체 막 및 지지 기판 상의 매립 절연막을 관통하여 상기 지지 기판의 일부에 도달하는 콘택트 홀을 형성하고; 열 산화막을 형성하고; 제1 도전형의 트랜지스터가 형성되는 영역에, 상기 반도체 막 상의 상기 매립 절연막에 도달하는 제2 도전형의 불순물 영역을 형성하고; 상기 지지 기판 상 및 상기 절연막에 대해 상기 제2 도전형의 불순물 영역에 대향하는 부분에 제2 도전형의 불순물 영역을 형성하며; 상기 콘택트 홀과 동심이며 상기 콘택트 홀을 둘러싸는 크기를 갖도록 상기 층간 절연막을 에칭하는 것을 포함한다.

Description

반도체 집적회로의 제조방법{METHOD OF MANUFACTURING A SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1a 내지 도 1e는 본 발명의 제조방법의 공정 흐름을 도시하는 도면,
도 2a 내지 도 2d는 본 발명의 제조방법의 공정 흐름을 도시하는 도면,
도 3은 본 발명을 통해 제조된 반도체 집적 회로를 도시하는 도면,
도 4a 및 도 4b는 본 발명의 제조방법에 의해 제조된 트랜지스터의 구조를 도시하는 상면도 및 단면도,
도 5a 내지 도 5d는 종래의 제조방법의 공정 흐름을 도시하는 도면,
도 6a 내지 도 6c는 종래의 제조방법의 공정 흐름을 도시하는 도면,
도 7a 및 도 7b는 종래의 제조방법에 의해 제조된 트랜지스터의 구조를 도시하는 상면도 및 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1, 51 : 반도체 막 2, 52 : 매립 절연막
3, 53 : 지지 기판 4 : 콘택트 홀
5, 54 : 열 산화막 6, 56 : 레지스트
7, 55 : 웰 8 : 제2 웰
10, 57 : 질화막 11 : P형 트랜지스터 형성 영역
12 : N형 트랜지스터 형성 영역 13, 58 : LOCOS
14, 60 : 게이트 전극 15, 59 : 게이트 산화막
16, 61 : P형 트랜지스터 소스-바디-타이 영역
17, 63 : P형 트랜지스터 드레인 영역
18, 62 : N형 트랜지스터 소스-바디-타이 영역
19, 64 : N형 트랜지스터 드레인 영역
20 : N형 확산 영역
21 : P형 확산 영역
22, 23, 24, 25, 69 : 콘택트
26, 27, 28, 29, 30, 31, 43, 44 : 접속부
65, 66, 67, 68, 77, 78 : 접속부
40, 71 : 배선
41, 75 : P형 트랜지스터 소스 영역
42, 76 : N형 트랜지스터 소스 영역
본 발명은 매립 절연막 하의 지지 기판의 전위가 SOI 웨이퍼 상에 형성되는 트랜지스터의 특성에 크게 영향을 주는 것을 방지하는 구조를 갖는 트랜지스터의 제조방법에 관한 것이다. 특히, 본 발명은 트랜지스터의 소스 영역 근방에 소스- 바디-타이(source-body-tie) 영역이 제공되는 소위 소스-바디-타이 트랜지스터에 관한 것이다.
도 5a 내지 도 5d 및 도 6a 내지 도 6c는 종래의 SOI 트랜지스터의 제조방법을 도시하고, 도 7a 및 도 7b는 종래의 SOI 트랜지스터의 구조 평면도 및 단면도이다. 여기서는, P형 지지 기판 상에 매립 절연막을 통해 P형 반도체 막(51)이 형성되는 웨이퍼를 사용하여 트랜지스터가 형성된다. 도 7a 및 도 7b에 도시된 바와 같이 매립 절연막에 이르는 LOCOS(58)에 의해 둘러싸인 영역의 반도체 막(51)에 종래의 SOI 트랜지스터가 형성되고, 각 트랜지스터는 LOCOS(58)에 의해 완전히 분리된다. N형 트랜지스터의 경우에, 반도체 막(51)이 P형 이므로, 소스/드레인 영역(64 및 76)에 N형 이온을 주입함으로써 트랜지스터가 형성된다. 한편, P형 트랜지스터의 경우에, LOCOS(58)에 의해 둘러싸인 반도체 막(51)에 N형 이온을 주입하고, 반도체 막(51)이 N형에 유지되는 상태하에서 소스/드레인 영역(63 및 75)에 P형 이온을 주입함으로써 트랜지스터가 형성된다. 이 제조방법에 의하면, 도 5a 내지 도 5d에 도시된 바와 같이, 먼저 웨이퍼 상에 얼라인먼트 마크를 각인하기 위해서 패터닝과 에칭이 행해지고, 열 산화막(54)이 형성되며, 레지스트(56)가 도포된다. 그 다음, 얼라인먼트와 노광이 행해지고, 웰(well)에 주입을 위해 패터닝이 행해진다. 다음에, 레지스트(6)를 마스크로서 사용하여 이온이 주입되어 웰(55)을 형성한다. 이 때, 이온 주입의 에너지는 반도체가 농도 분포의 피크를 가질 수 있도록 제어된다. 그 다음에, 열처리가 행해지고, 이것에 의해 주입된 이온이 활성화되어 확산된다. 그 다음에, 질화막(57)이 형성되고, 패터닝되며, 열 산화되어 LOCOS(58)를 형성한다. 이 때, LOCOS(58)가 매립 절연막(52)에 이르도록 열산화가 행해진다. LOCOS(58)를 형성한 후에, 게이트 산화막(59)이 형성되고, 게이트 전극(60)이 형성되며, 트랜지스터 및 소스-바디-타이 영역(61 및 62)의 소스/드레인 영역(63, 64, 75 및 76)에 이온이 주입되고, 이것에 의해 층간 절연막(70)이 형성된다. 층간 절연막(70)이 패터닝되고 에칭되어 게이트 전극(60), 소스/드레인 영역(63, 64, 75 및 76), 및 소스-바디-타이 영역(61 및 62)의 콘택트를 형성한다.
지지 기판(53)과 반도체 막(51) 사이에 절연막(52)이 배치되어, 지지 기판(53)의 전위가 부동된다. SOI 트랜지스터에서, 지지 기판(53)의 전위는 트랜지스터의 특성에 영향을 주어, 지지 기판(53)의 전위를 고정할 필요가 있다. 지지 기판(53)의 전위는 다음과 같이 설정된다. 즉, 지지 기판(53)은 패키지로 실장될 때 도전성 베이스에 도전 접착제로 접착되어, 베이스로부터 전위가 취득된다. 일반적으로, 지지 기판은 접지 단자 또는 전원 전압 단자에 접속된다.
또 다른 방법은 반도체 막측으로부터 지지 기판측의 전위를 취득하는 것이다. 구체적으로, 반도체 막(51)과 매립 절연막(52)을 관통하여 지지 기판(53)의 일부에 도달하도록 관통홀이 제공됨으로써, 전위를 취득한다. 이 경우에, 벌크 트랜지스터의 기판 전위를 취득하는 방법과 마찬가지로, 트랜지스터의 주변에 콘택트가 제공되어, 지지 기판(53)의 전위가 취득된다.
종래의 SOI 트랜지스터를 형성하는 방법에 의하면, 지지 기판과 반도체 막 사이에 매립 절연막이 있으므로, 반도체 막 상의 트랜지스터는 지지 기판에 전기적으로 접속되지 않아, 지지 기판의 전위가 부동된다. 그러나, 완전 공핍형 SOI 트 랜지스터 등에서는, 반도체 막이 두께 방향으로 전부 공핍화되어 매립 절연막에 도달한다. 따라서, 지지 기판의 전위는 트랜지스터의 특성에 크게 영향을 주고, 지지 기판의 전위 변화가 벌크 트랜지스터의 백 게이트 효과와 동일한 특성을 나타낸다.
따라서, 지지 기판의 전위를 고정할 필요가 있다. 일반적으로, 지지 기판의 전위를 고정하는 방법에 의하면, 지지 기판은 패키지로 실장될 때 도전성 베이스에 도전 접착체에 의해 접착되고, 베이스의 전위가 고정되고, 이것에 의해 지지 기판의 전위가 고정된다. 지지 기판의 전위는 접지 단자 또는 전원 전압 단자에 접속된다.
상술한 접속 방법에 의해 지지 기판의 전위가 고정되는 경우에, 지지 기판 상의 반도체 막에 형성된 트랜지스터의 모든 백 게이트 전압은 동일하게 된다. 따라서, P형 또는 N형 트랜지스터에 백 게이트 전압이 공급된다. 예를 들면, P형 지지 기판과 P형 반도체 막으로 구성된 웨이퍼 상에 인버터 회로가 형성된다고 가정한다. 지지 기판의 전위가 접지 전위로 설정된다고 가정하면, 인버터 회로의 N형 트랜지스터의 상태는 백 게이트 전압이 공급되지 않은 상태와 동일하게 되지만, 그 P형 트랜지스터의 상태는 전원 전압과 동등한 백 게이트 전압이 인가된 상태와 동일하게 된다. 따라서, 회로 설계에서 임계 전압과 전류 구동 능력이 혼합되더라도, 전원 전압으로 트랜지스터의 임계 전압이 변화되어, 회로의 타이밍의 변화 및 구동 능력의 변동을 초래한다.
특히 전압 레귤레이터와 전압 디텍터에서는, 전원 전압이 변화되더라도, 일 정 전압이 지속적으로 출력되어 일정 전압 검출이 유지될 필요가 있다. 이러한 IC에 상술한 SOI 트랜지스터가 사용되는 경우에, 출력 전압이 전원 전압의 변동에 기인하여 변동하고, 검출 전압이 변동한다는 문제가 발생한다.
또한, 반도체 막측으로부터 지지 기판측의 전위를 취득하는 방법과 같이, 반도체 막과 매립 절연막을 관통하여 지지 기판의 일부에 도달하는 관통홀을 제공함으로써 전위를 취득하는 방법이 있다. 이 경우에, 트랜지스터의 근방에 관통 콘택트가 제공되고, 전압 전압 단자는 접지 단자에 접속되어 지지 기판의 전위를 고정시킨다. 그러나, 본래의 SOI 장치는 래치업 프리(latch-up free) 구조를 가지고 있다. 따라서, 트랜지스터의 가드 링(guard ring)을 제공할 필요가 없어, 면적을 축소시키는 효과가 있다. 그러나, 지지 기판의 전위를 고정하기 위해서 트랜지스터의 외주에 관통 콘택트를 제공하는 방법에 의하면, SOI 장치의 면적을 축소시키는 효과가 저하된다.
또한, 지지 기판의 전위를 고정시키기 위해서 트랜지스터의 외주에 관통 콘택트를 제공하는 제조방법에 의하면, 반도체 막과 매립 절연막을 관통하여 지지 기판의 일부에 도달하는 관통홀을 형성할 필요가 있어, 공정 수가 증가한다.
또한, SOI 트랜지스터에서는, 지지 기판이 게이트 전극으로 여겨지고, 매립 절연막이 게이트 산화막으로 여겨지는 트랜지스터가 존재한다. 따라서, 상술한 예에의 인버터 회로에서와 같이 백 게이트 전압이 공급되는 P형 트랜지스터에서는, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되고, 이 때문에 전류가 흐르는 문제가 있다.
따라서, 상술한 사정을 감안하여, 본 발명은 지지 기판의 전위가 고정되더라도 회로의 타이밍이 변화되지 않고 구동 능력이 변동되지 않는 반도체 집적회로를 제공하는 것을 목적으로 한다.
본 발명에 의하면, 제1 도전형의 지지 기판 상에 매립 절연막을 통해 제공된 제1 도전형의 반도체 막 상에 CMOS 트랜지스터가 형성되는 반도체 집접회로의 제조방법에 있어서,
트랜지스터의 소스 영역과 게이트 영역 하의 바디 영역에 인접하는 소스-바디-타이 영역에 상기 반도체 막 및 상기 지지 기판 상의 매립 절연막을 관통하여 상기 지지 기판의 일부에 도달하는 콘택트 홀을, 얼라인먼트 마크와 함께 형성하고;
상기 반도체 막 상의 상기 콘택트 홀의 내측에 열 산화막을 형성하고;
제1 도전형의 트랜지스터가 형성되는 영역에, 상기 반도체 막 상의 상기 매립 절연막에 도달하는 제2 도전형의 불순물 영역을 형성하고;
상기 지지 기판 상 및 상기 절연막에 대해 상기 제2 도전형의 불순물 영역에 대향하는 부분에 제2 도전형의 불순물 영역을 형성하고;
소자 분리 후, 게이트 산화막, 게이트 전극, 소스 영역, 및 드레인 영역을 형성하여, 층간 절연막을 형성하고;
상기 소스 영역과 상기 드레인 영역의 콘택트를 형성하는 동시에, 상기 콘택트 홀과 동심이며 상기 콘택트 홀을 둘러싸는 크기를 갖도록 상기 층간 절연막을 에칭하며;
상기 층간 절연막 상에 배선을 형성하는 것을 포함하는 반도체 집적회로의 제조방법이 제공된다.
본 발명의 상술한 방법에 의하면, 반도체 막 상에 형성된 트랜지스터에서는, 소스 영역의 전위가 매립 절연막에 대해 트랜지스터에 대항하는 위치의 지지 기판측의 전위와 동일하게 된다. 이 때문에, 제1 도전형의 트랜지스터와 제2 도전형의 트랜지스터에 백 게이트 전압이 공급되지 않고, 전원 전압의 변동에 기인하여 임계 전압이 변동하는 구조가 된다. 이 구조는 회로의 타이밍이 변화되고 구동 능력이 변동하는 문제를 해소한다. 특히, 전압 레귤레이터와 전압 디텍터에서, 전원 전압의 변동에 기인하여 출력 전압이 변동하는 것이 방지되고, 검출 전압이 변동되는 것이 방지된다.
또한, 본 발명에 의한 SOI 트랜지스터에서는, 지지 기판이 게이트 전극으로 여겨지고, 매립 절연막이 게이트 산화막으로 여겨지는 트랜지스터가 존재한다. 따라서, 상술한 예의 인버터 회로에서와 같이 백 게이트가 공급되는 P형 트랜지스터에서는, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되고, 이 때문에 전류가 흐르는 문제가 있다. 그러나, 본 발명에 의한 SOI 트랜지스터에서는, 백 게이트가 공급되지 않는다. 이것은, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되고, 이 때문에 전류가 흐르는 문제를 해소한다.
또한, 본 발명에 의한 SOI 트랜지스터에서는, 지지 기판으로의 관통 콘택트 가 소스-바디-타이 영역에 제공된다. 따라서, SOI 장치의 면적이 효과적으로 축소될 수 있다. 또한, 본 발명에 의한 관통 콘택트가 얼라인먼트 마크의 형성과 동시에 형성된다. 따라서, 종래의 지지 기판으로의 관통 콘택트 형성의 공정에 비해, 공정 수를 감소시키는 효과가 있다.
본 발명의 이들 및 다른 이점은 첨부 도면을 참조하여 다음의 상세한 설명을 읽고 이해할 때 당해 기술분야의 숙련된 자에게 분명해 질 것이다.
도 1a 내지 1e 내지 도 4a 및 4b를 참조한 실시예를 예를 들어 본 발명이 설명된다. 본 발명에 기술된 트랜지스터는 도 4a의 상면도에 도시된 바와 같이 소스-바디-타이 구조를 가지고 있다. 이 상면도에서, 배선(40)은 도시되지 않는다. 도 4b의 트랜지스터의 단면도는 도 4a의 A-A'선을 따라 취해진 것으로, 소스-바디-타이 영역(16 및 18)과 드레인 영역(17 및 19)이 도시되어 있다.
본 발명의 실시예에 기술되는 반도체 집적회로의 제조방법에서는, P형 지지 기판 상에 매립 산화막을 통해 형성된 P형 반도체 막에 N형 트랜지스터와 P형 트랜지스터를 형성하는 방법이 설명된다. 그러나, 이것은 N형 지지 기판 상에 매립 산화막을 통해 형성된 N형 반도체 막에 트랜지스터를 형성하는 방법에도 적용한다.
이후, 본 발명에 의한 반도체 집적회로의 제조방법이 설명된다.
도 1a에 도시된 바와 같이, 지지 기판(3) 상에 매립 절연막(2)을 통해 제공된 반도체 막(두께 : 200 Å 내지 3000 Å)을 갖는 SOI 웨이퍼가 패터닝된다. 건식 에칭 또는 습식 에칭에 의해 반도체 막(1)과 매립 절연막(2)을 관통하여 지지 기판의 일부에 도달하기 위해 SOI 웨이퍼에는 콘택트 홀(4)들이 형성된다. 도 1b에는 도시되지 않았지만, 콘택트 홀(4)의 형성과 동시에, 얼라인먼트 마크도 형성되어, 반도체 막(1)과 매립 절연막(2)을 관통하여 지지 기판의 일부에 도달한다. 얼라인먼트 마크의 형성방법의 예는 열산화 공정을 사용하여 단차를 형성하는 방법을 포함한다. 본 발명과 같은 반도체 막(두께 : 200 Å 내지 3000 Å)을 갖는 SOI 웨이퍼에서는, CMOS의 제조 도중에 얼라인먼트 마크가 소실되는 것을 고려할 수 있다. 이를 피하기 위해서, 지지 기판(3)에 도달하는 얼라인먼트 마크를 형성할 필요가 있다. 따라서, 본 발명의 특징은 콘택트 홀(4)들과 얼라인먼트 마크들이 동시에 형성되는 것이다.
다음에, 대략 100 Å의 두께를 가진 열 산화막(5)이 형성된다(도 1c). 이 열 산화막(5)은, 다음 공정의 질화막(10)을 형성하기 위해, 웰에 이온이 주입될 때 기판의 손상을 감소시키기 위해, LOCOS(13)가 형성된 후 질화막(10)이 제거될 때 용액이 실리콘(지지 기판(3)과 반도체 막(1))과 접촉하는 것을 방지하기 위해 형성된다. 일반적으로, CMOS 제조 공정에서는 먼저 열 산화막(5)이 형성된다. 그러나, 본 발명의 제조방법은 콘택트 홀(4)을 형성한 후에 열 산화막(5)이 형성되는 특징이 있다. 열 산화막(5)을 형성한 후에 콘택트 홀(4)을 형성하면, 후속 공정에서 실리콘이 콘택트 홀(4)에 노출된다. 따라서, 질화막(10)의 형성시의 문제, 웰에 이온 주입시 기판이 손상되는 문제, LOCOS(13)가 형성된 후에 질화막(10)이 제거될 때 용액이 실리콘(지지 기판(3)과 반도체 막(1))과 접촉하는 등 문제가 발생된다. 따라서, 콘택트 홀(4)이 열 산화막(5) 형성 전에 형성되는 것은 중요하다.
그 다음, 열 산화막(5) 상에 레지스트(6)로 패터닝이 행해지고, 웰(7)에 이온을 주입하기 위한 개구부가 형성된다. 도 1d에 도시된 바와 같이, 레지스트(6)를 마스크로서 사용한 열 산화막(5)을 통하여 이온이 주입된다. 이 때문에, 레지스트(6)의 개구부에만 이온이 주입된다. 이 때, 이온 주입의 에너지는 반도체 막(1)에 농도 분포의 피크가 얻어지도록 조정된다.
다음에, 도 1e에 도시된 바와 같이, 마스크로서 동일한 레지스트(6)를 사용하여, 매립 절연막(2)이 개재된 웰(7)에 대향하는 지지 기판(3)에 제2 웰(8)용의 이온이 주입된다. 이온 주입의 에너지는 지지 기판(3)과 매립 절연막(2) 사이의 계면으로부터 지지 기판(3)측으로 농도 분포의 피크가 얻어지도록 조정된다. 반도체 막(1)의 두께와 이온 주입의 에너지간의 관계를 참조하면, 반도체 막(1)의 두께가 두꺼울 때, 제2 웰(8)의 이온 주입의 에너지는 증가하고, 대응하여 이온 주입의 증가시 반도체 막(1)의 손상이 증가된다. 또한, 산소의 이온 주입에 의해 SOI 웨이퍼가 형성되는 경우에, 반도체 막(1)의 두께는 거의 매립 절연막(2)과 동일하게 된다. 따라서, 제2 웰(8)의 이온 주입의 에너지는 더욱 증가된다. 이것을 감안하여, 반도체 막(1)의 두께는 얇은 것이 바람직하다. 제2 웰(8)의 이온 주입의 에너지가 500 keV 이상이면, 손상에 기인하여 특성이 저하된다. 따라서, 반도체 막(1)의 두께는 3000 Å 이하가 바람직하다.
다음에, LOCOS(13)가 형성된다. 레지스트(6)가 제거된 열 산화막(5) 상에 질화막(10)이 대략 1600 Å의 두께로 형성된다. 그 다음에, 얼라인먼트와 노광이 행해지고, LOCOS(13)가 패터닝된다. 질화막(10)은 에칭되어 LOCOS 형성부를 형성 한다(도 2a). 도 2a는 P형 트랜지스터 영역(11)과 N형 트랜지스터 영역(12)에 열 산화막(5)과 질화막(10)의 마스크가 형성된 상태를 나타내고 있다. 결과로서의 웨이퍼가 열 산화 로(furnace)에 투입되고, 도 2b에 도시된 바와 같이 LOCOS(13)가 형성된다. LOCOS(13)의 두께는 LOCOS(13)가 지지 기판(3) 상의 매립 절연막(2)에 도달하도록 설정된다. 여기서, 이 열 산화시에 웰(7) 및 제2 웰(8)이 동시에 활성화된다. LOCOS(13)가 형성된 후, 질화막(10)이 제거되고, LOCOS(13) 이외의 부분의 산화막이 제거되고, 이것에 의해 게이트의 산화가 행해진다.
후속 공정은 통상의 CMOS의 제조공정에서와 동일하게 진행된다. 도 2c에 도시된 바와 같이, 폴리실리콘이 형성된 후, 얼라인먼트와 노광이 행해지고, 게이트 전극(14)이 패터닝된다. 그 다음에, 폴리실리콘이 건식 에칭에 의해 에칭되어 게이트 전극(14)을 형성한다. 그 다음에, 폴리실리콘이 산화되고, N형과 P형 소스/드레인 영역의 이온 주입이 행해지며, 층간 절연막(35)이 형성된다.
그 다음에, 트랜지스터의 소스/드레인 영역의 콘택트들이 형성된다. 도 2d에 도시된 바와 같이, 층간 절연막(35) 상에 레지스트가 도포되고, 얼라인먼트와 노광이 행해지고, 이것에 의해 콘택트의 패터닝과 에칭이 행해진다. 본 발명에 의하면 2종류의 콘택트가 있다. 하나는 통상의 트랜지스터의 소스/드레인 영역의 콘택트와 동일하게 소스/드레인 영역으로부터 전위를 취득하는 것이다. 다른 하나는 소스-바디-타이 콘택트이다. 본 발명의 소스-바디-타이 콘택트는 소스-바디-타이 영역(16, 18)의 전위와 지지 기판(3)(또는 제2 웰(8))의 전위를 동시에 취득한다.
통상의 트랜지스터의 소스/드레인 영역과 동일한 콘택트는, 도 2d에 도시된 바와 같이, 반도체 막(1)의 일부까지 층간 절연막(35)과 게이트 산화막(15)을 에칭함으로써 형성된다. 따라서, 도 2d에 도시된 바와 같이, P형 트랜지스터의 드레인 영역(17)은 접속부(28)에서 콘택트(23)에 접속되고, N형 트랜지스터의 드레인 영역(19)은 접속부(29)에서 콘택트(25)에 접속된다. 도 2d에 도시되지는 않았지만, P형 트랜지스터의 소스 영역(41)은 접속부(43)에서 콘택트에 접속되고, N형 트랜지스터의 소스 영역(42)은 접속부(44)에서 콘택트에 접속된다.
한편, 소스-바디-타이 영역(16, 18)의 전위와 지지 기판(3)(또는 제2 웰(8))의 전위를 동시에 취득하기 위한 콘택트는 콘택트 홀(4)을 둘러싸도록 위치되며 콘택트 홀(4)보다 큰 크기를 가진다. 이 때문에, 도 2d에 도시된 P형 트랜지스터의 콘택트(22)는 접속부(26)에서 소스-바디-타이 영역(16)에 접속되고, N형 확산 영역(20)과 접속부(31)를 통해 제2 웰(8)에 접속된다. 또한, N형 트랜지스터의 콘택트(24)는 접속부(27)에서 소스-바디-타이 영역(18)에 접속되고, P형 확산 영역(21)과 접속부(30)를 통해 지지 기판(3)에 접속된다. 본 발명은 다음과 같은 특징이 있다. 소스-바디-타이 영역의 콘택트가 콘택트 홀(4)을 둘러싸고 콘택트 홀(4)보다 큰 크기를 갖도록 위치되므로, 트랜지스터의 소스 영역(41, 42), 그 바디 영역, 및 지지 기판(3)(또는 제2 웰 영역(8))의 전위는 동일하게 될 수 있다.
다음에, 도 3에 도시된 바와 같이, 금속이 형성되고, 레지스트가 도포되며, 얼라인먼트 및 노광이 행해지고, 이것에 의해 배선의 패터닝과 에칭이 수행된다. 이후, 배선 상에 보호막이 형성되고, 본딩 패드가 형성되어 반도체 집적회로를 완성한다.
본 발명에 의하면, 절연막 상의 반도체 막(1)의 두께는 200 Å 내지 3000 Å로 설정되어 있다. 이 이유는 다음과 같다. 상술한 공정에서는, 열 산화에 의해 대략 300 Å의 두께를 가진 산화막이 형성된다. 따라서, 반도체 막(1) 상에 MOS 트랜지스터를 형성하기 위해서, 반도체 막(1)의 두께는 적어도 200 Å인 것이 요구된다. 한편, 반도체 막(1)이 두꺼우면, 제2 웰(8)의 이온 주입의 에너지는 증가되고, 대응하여 이온 주입에 기인한 반도체 막(1)의 손상을 증가시킨다. 따라서, 반도체 막(1)의 두께는 대략 3000 Å이다.
상술한 제조방법을 이용함으로써, 트랜지스터의 소스 영역(41, 42), 그 바디 영역, 및 지지 기판(3)(또는 제2 웰(8))의 전위가 용이하게 동일하게 될 수 있다. 특히, 공정의 순서를 한정함으로써(콘택트 홀의 형성 →열 산화), 반도체 막(1)과 지지 기판(3)에 손상을 주지 않고 콘택트 홀(4)이 형성될 수 있다. 또한, 이 콘택트 홀(4)은 얼라인먼트 마크의 각인과 함께 형성된다. 따라서, 공정 수가 감소된다.
또한, 트랜지스터의 소스 영역, 그 바디 영역, 및 지지 기판(3)(또는 제2 웰(8))의 전위를 동일하게 함으로써, 각 트랜지스터에 백 게이트 전압이 인가되지 않는다. 이것은, 전원 전압의 변동에 기인해서 각 트랜지스터의 임계값이 변동하여 회로의 타이밍을 변화시키고 구동 능력을 변동시키는 문제를 해소한다. 특히, 전압 레귤레이터와 전압 디텍터에서, 상기 구조는 전원 전압의 변동에 기인하여 출력 전압이 변동하고, 검출 전압이 변동하는 문제를 해소한다.
또한, SOI 트랜지스터에서는 구조상, 지지 기판이 게이트 전극으로 여겨지 고, 매립 절연막이 게이트 산화막으로 여겨지는 트랜지스터가 존재한다. 따라서, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되고, 이 때문에 전류가 흐르는 문제가 있었다. 그러나, 본 발명에 의한 SOI 트랜지스터에서는, 백 게이트 전압이 인가되지 않아, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되어, 전류가 흐르는 문제를 해소한다.
또한, 본 발명의 SOI 트랜지스터에는, 소스-바디-타이 영역에 지지 기판으로의 관통 콘택트가 제공된다. 따라서, SOI 장치의 면적이 효율적으로 축소될 수 있다.
본 발명은 상술한 바와 같은 실시예에서 수행되며 다음의 효과를 갖는다.
제1 도전형의 지지 기판 상에 매립 절연막을 통해 제공된 제1 도전형의 반도체 막 상에 CMOS 트랜지스터가 형성되는 반도체 집접회로의 제조방법에 있어서,
트랜지스터의 소스 영역과 게이트 영역 하의 바디 영역에 인접하는 소스-바디-타이 영역에 상기 반도체 막 및 상기 지지 기판 상의 매립 절연막을 관통하여 상기 지지 기판의 일부에 도달하는 콘택트 홀을, 얼라인먼트 마크와 함께 형성하고;
상기 반도체 막 상의 상기 콘택트 홀의 내측에 열 산화막을 형성하고;
제1 도전형의 트랜지스터가 형성되는 영역에, 상기 반도체 막 상의 상기 매립 절연막에 도달하는 제2 도전형의 불순물 영역을 형성하고;
상기 지지 기판 상 및 상기 절연막에 대해 상기 제2 도전형의 불순물 영역에 대향하는 부분에 제2 도전형의 불순물 영역을 형성하고;
소자 분리 후, 게이트 산화막, 게이트 전극, 소스 영역, 및 드레인 영역을 형성하여, 층간 절연막을 형성하고;
상기 소스 영역과 상기 드레인 영역의 콘택트를 형성하는 동시에, 상기 콘택트 홀과 동심이며 상기 콘택트 홀을 둘러싸는 크기를 갖도록 상기 층간 절연막을 에칭하며;
상기 층간 절연막 상에 배선을 형성하는 것을 포함한다.
그 결과, 반도체 막 상에 형성된 트랜지스터는, 소스 영역의 전위와 매립 절연막에 대해 트랜지스터에 대향하는 위치의 지지 기판측의 전위가 동일하게 된다. 따라서, 제1 도전형의 트랜지스터 및 제2 도전형의 트랜지스터에는 백 게이트 전압이 공급되지 않는다. 이것은, 전원 전압의 변동에 기인하여 임계 전압이 변동하고, 회로의 타이밍이 변화되며, 구동 능력이 변동되는 문제를 해소한다. 특히, 전압 레귤레이터과 전압 디텍터에서, 이 구조는, 전원 전압의 변동에 기인하여 출력 전압이 변동하고, 검출 전압이 변동하는 문제를 해소한다.
또한, SOI 트랜지스터에서는 구조상, 지지 기판이 게이트 전극으로 여겨지고, 매립 절연막이 게이트 산화막으로 여겨지는 트랜지스터가 존재한다. 따라서, 상기 예의 인버터 회로에서와 같이 백 게이트 전압이 공급되는 P형 트랜지스터는, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되어, 전류가 흐르는 문제가 있다. 그러나, 본 발명에 의한 SOI 트랜지스터에서는, 백 게이트 전압이 인가되지 않는다. 이 구조는, 전원 전압이 증가되면, 반도체 막과 매립 절연막의 계면에 채널이 형성되어 전류가 흐르는 문제를 해소한다.
또한, 본 발명에 의한 SOI 트랜지스터에서는, 지지 기판으로의 관통 콘택트가 소스-바디-타이 영역에 제공된다. 따라서, SOI 장치의 면적이 효율적으로 축소될 수 있다. 또한, 본 발명에 의한 관통 콘택트가 얼라인먼트 마크의 형성과 동시에 형성된다. 따라서, 종래의 지지 기판으로의 관통 콘택트를 형성하는 공정과 비교해서, 공정 수를 감소시키는 효과가 있다.
본 발명의 범주와 정신을 벗어나지 않고 각종 다른 변형이 당해 기술분야의 숙련된 자에 의해 행해질 수 있다는 것은 분명하다. 따라서, 첨부된 특허청구범위의 범주는 여기서 설명한 것에 한정되는 것이 아니라, 특허청구범위를 넓게 해석되게 한 것이다.

Claims (2)

  1. 제1 도전형의 지지 기판 상에 매립 절연막을 통해 제공된 제1 도전형의 반도체 막 상에 CMOS 트랜지스터가 형성되는 반도체 집접회로의 제조방법에 있어서,
    트랜지스터의 소스 영역과 게이트 영역 하의 바디 영역에 인접하는 소스-바디-타이 영역에 상기 반도체 막 및 상기 지지 기판 상의 매립 절연막을 관통하여 상기 지지 기판의 일부에 도달하는 콘택트 홀을, 얼라인먼트 마크와 함께 형성하고;
    상기 반도체 막 상의 상기 콘택트 홀의 내측에 열 산화막을 형성하고;
    제1 도전형의 트랜지스터가 형성되는 영역에, 상기 반도체 막 상의 상기 매립 절연막에 도달하는 제2 도전형의 불순물 영역을 형성하고;
    상기 지지 기판 상 및 상기 절연막에 대해 상기 제2 도전형의 불순물 영역에 대향하는 부분에 제2 도전형의 불순물 영역을 형성하고;
    소자 분리 후, 게이트 산화막, 게이트 전극, 소스 영역, 및 드레인 영역을 형성하여, 층간 절연막을 형성하고;
    상기 소스 영역과 상기 드레인 영역의 콘택트를 형성하는 동시에, 상기 콘택트 홀과 동심이며 상기 콘택트 홀을 둘러싸는 크기를 갖도록 상기 층간 절연막을 에칭하며;
    상기 층간 절연막 상에 배선을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  2. 제1항에 있어서, 상기 반도체 막의 두께는 200 Å 내지 3000 Å 범위에 있는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
JP2008177273A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US8410554B2 (en) 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8420460B2 (en) 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964467B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Method, structure and design structure for customizing history effects of soi circuits
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
CN102456737B (zh) * 2010-10-27 2016-03-30 中国科学院微电子研究所 半导体结构及其制造方法
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102983116B (zh) 2011-09-07 2015-09-30 中国科学院微电子研究所 半导体衬底、具有该半导体衬底的集成电路及其制造方法
CN103377946B (zh) * 2012-04-28 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104347509B (zh) * 2013-08-01 2017-05-31 北大方正集团有限公司 Cmos器件制造方法及cmos器件
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
DE102018124703A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zur Herstellung derselben

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR860006830A (ko) * 1984-11-22 1986-09-15 미쓰다 가쓰시게 반도체 집적회로 장치의 제조방법
US5119155A (en) * 1989-11-29 1992-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device with dielectric isolation
KR930011158A (ko) * 1991-11-25 1993-06-23 가시오 가즈오 박막 트랜지스터 디바이스
KR930024156A (ko) * 1992-05-21 1993-12-22 사또오 후미오 반도체 장치 및 그 제조 방법
KR940004804A (ko) * 1992-08-15 1994-03-16 사또오 후미오 반도체 집적 회로 장치 및 그 제조 방법
US5548092A (en) * 1992-07-08 1996-08-20 Shriver; Stephen A. Apparatus and method of imaging written information
US5618745A (en) * 1992-12-01 1997-04-08 Oki Electric Industry Co., Ltd. Method of manufacturing a one transistor one-capacitor memory cell structure with a trench containing a conductor penetrating a buried insulating film
JP2000156506A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体集積回路の製造方法
JP2000156508A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置の製造方法
JP2000156507A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置
JP2000216400A (ja) * 1998-11-20 2000-08-04 Seiko Instruments Inc 半導体集積回路及びその製造方法
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6352882B1 (en) * 1996-12-11 2002-03-05 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253699B1 (ko) * 1996-06-29 2000-05-01 김영환 Soi소자 및 그 제조방법
JPH1041511A (ja) * 1996-07-19 1998-02-13 Hitachi Ltd Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
JP2870635B2 (ja) * 1997-04-17 1999-03-17 日本電気株式会社 半導体装置
JP3111948B2 (ja) * 1997-10-31 2000-11-27 日本電気株式会社 半導体集積回路
KR20000045305A (ko) * 1998-12-30 2000-07-15 김영환 완전 공핍형 에스·오·아이 소자 및 그 제조방법

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR860006830A (ko) * 1984-11-22 1986-09-15 미쓰다 가쓰시게 반도체 집적회로 장치의 제조방법
US5119155A (en) * 1989-11-29 1992-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device with dielectric isolation
KR930011158A (ko) * 1991-11-25 1993-06-23 가시오 가즈오 박막 트랜지스터 디바이스
KR930024156A (ko) * 1992-05-21 1993-12-22 사또오 후미오 반도체 장치 및 그 제조 방법
US5548092A (en) * 1992-07-08 1996-08-20 Shriver; Stephen A. Apparatus and method of imaging written information
KR940004804A (ko) * 1992-08-15 1994-03-16 사또오 후미오 반도체 집적 회로 장치 및 그 제조 방법
US5618745A (en) * 1992-12-01 1997-04-08 Oki Electric Industry Co., Ltd. Method of manufacturing a one transistor one-capacitor memory cell structure with a trench containing a conductor penetrating a buried insulating film
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6352882B1 (en) * 1996-12-11 2002-03-05 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP2000156506A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体集積回路の製造方法
JP2000156508A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置の製造方法
JP2000156507A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置
JP2000216400A (ja) * 1998-11-20 2000-08-04 Seiko Instruments Inc 半導体集積回路及びその製造方法
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures

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