TW564522B - Method of manufacturing semiconductor integrated circuit - Google Patents

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Yoshifumi Yoshida
Yoshikazu Wake
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Seiko Instr Inc
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Description

564522 經濟部智慧財產局員工消費合作社印製 A7 B7 _ _五、發明説明（彳） 發明背景 發明領域 本發明是關於一種電晶體的製造方法，該電晶體具有 一種結構在強力影響形成於SOI晶圓上的電晶體特性之 下，可避免埋設絕緣膜下之支撐基底的電位。特別的是， 本發明是關於一種所謂的源極-基體-聯結（s〇urce_b〇dy-tie)電晶體，其中源極-基體-聯結區域設於電晶體的源極區 附近。 先前技藝說明 圖5A至5D與圖6A至6C顯示習知SOI電晶體的製造 方法，圖7A與7B爲習知SOI電晶體的結構平面圖與斷面 圖。其中，電晶體是利用晶圓來形成，其中P型半導體膜 5 1是透過埋設絕緣膜形成在P型支撐基底上。如圖7A與 7B中所示，習知SOI電晶體形成於半導體膜51中的一區域 中，該區域被延伸到埋設之絕緣膜的LOCOS 58所環繞，且 藉由LOCOS 58將每個電晶體完全隔離。就N型電晶體而 言，因爲半導體膜51是P型，電晶體是藉由將N型離子注 入源極/洩極區域64與76中而形成。另一方面，至於P 型電晶體，在半導體膜5 1維持在N型的條件下，電晶體是 藉由將N型離子注入被LOCOS 58環繞的半導體膜51，並 將P離子注入源極/洩極區域63與75而形成。根據如圖 至所顯示的製造方法，先執行圖樣形成與蝕刻以便將對準 標記印在晶圓上且形成熱氧化膜54，並向那裡提供抗蝕劑 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 " " (請先閱讀背面之注意事項再填寫本頁) 564522 A7 _______ B7 五、發明説明（2) 56。然後，執行對準及暴露於光線並爲注入阱的目的而執 行圖樣的形成。其次，利用將抗蝕劑6作爲遮罩將離子注 入以形成阱55。此時，離子注入的能源受到控制以使得半 導體能夠具有集中分配的峰値。然後執行熱處理，藉此注 入的離子便活化且擴散開來。然後，形成氮化膜，將其形 成圖樣與熱氧化以形成LOCOS 58。此時，熱氧化會執行以 使得LOCOS 58延伸到埋設的絕緣膜52。在形成LOCOS 58 之後，形成閘極氧化膜59、閘電極60，且將離子注入電晶 體的源極/洩極區域63、64、75與76及源極-基體-聯結區 域61與62，藉此形成內層絕緣膜70。將內層絕緣膜70形 成圖樣並蝕刻以形成閘電極60、源極/洩極區域63、64、 75與76及源極-基體-聯結區域61與62的接點。 絕緣膜52是置於支撐基底53與半導體膜51之間，以 使得支撐基底53的電位浮動。在SOI電晶體中，支撐基底 53的電位浮動會影響電晶體的特性，因此必須固定支撐基 底的電位。將支撐基底53的電位設定如下：當被裝設於封 裝中時，藉由傳導性黏著劑將支撐基底53連結於傳導性基 部，而電位便從該基部取得。一般而言，支撐基底是連接 於接地端或電源電壓端。 有另一種從半導體膜側取得支持基底側之電位的方 法。具體而言，設有一導通孔以透過半導體膜5 1與埋設絕 緣膜52到達支持基底53的一部份，而取得電位。在此情 形下，利用與取得塊電晶體之基底電位相同的方法，將接 點設在電晶體的周圍，而取得支持基底53的電位。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) _!·裝·
、1T 經濟部智慧財產局員工消費合作社印製 -5 - 564522 A7 _____ B7 五、發明説明（3) 根據形成SOI電晶體的習知方法，因爲在支持基底與 半導體膜之間有埋設絕緣膜，半導體膜上的電晶體不會電 性連接於支持基底，因此支持基底的電位不會浮動。然 而，在完全耗盡類型之SOI電晶體之類中，半導體膜在厚 度方向中完全耗盡，且消耗會延伸到埋設絕緣膜。所以， 支持基底的電位大大地影響電晶體的特性，且支持基底之 電位中的改變會顯示出與塊電晶體之後閘極效應相同的特 性。 所以，需要將支持基底的電位固定。一般而言，根據 固定支持基底電位的方法，當裝設於一封裝中時，支持基 底藉由一導電黏劑與導電基部連結，且該機部的電位是固 定的，從而也固定支持基底的電位。支撐基底的電位連接 於接地端或電源電壓端。 當支持基底的電位是藉由上述連接方法而固定的情形 下，在支持基底上之半導體膜上所形成之電晶體的所有後 閘極電壓會變成相同。所以，不是P型就是N型電晶體會 提供有後閘極電壓。例如，假定一反用換流器電路形成在 由P型支持基底與P型半導體膜所組成的晶圓上。假如假 定支持基底的電位是設定在接地電位，反用換流器電路之 N型電晶體的狀態會變得與未提供後閘極電壓的狀態相 同；然而，其P型電晶體的狀態則會變得與施加和電源電 壓等效之後閘極電壓的狀態相同。所以，即使將閥電壓與 電流驅動能力結合於電路設計中，電晶體的閥電壓會改變 成電源電壓，其會引起電路的時序改變與驅動能力的變 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T -罐- 經濟部智慧財產局員工消費合作社印製 -6- 564522 A7 B7
五、發明説明（J 4 化。 (請先閲讀背面之注意事項再填寫本頁) 特別是在電壓調節器與電壓偵測器中，即使電源電壓 被改變，必須持續輸出固定的電壓且保持不變的電壓偵 測。在上述SOI電晶體用於此類1C中時，會發生因電源電 壓波動而導致輸出電壓波動以及偵測電壓波動的問題。 再者，作爲自半導體膜側取得支持基底側之電位的方 法，有一種利用提供導通孔來取得電位的方法，其透過半 導體膜與埋設絕緣膜延伸到支持基底的一部份。在此情形 下，通孔接點設在電晶體的附近，並將電源電壓端連接於 接地端以固定支持基底的電位。然而，原始的裝置具有免 閂鎖的結構。所以，並不需要設有電晶體的保護環，其具 有減少區域的效應。然而，根據在電晶體周圍上提供通孔 接點以固定支持基底之電位的方法，其具有減少SOI裝置 範圍的效應。 經濟部智慧財產局員工消費合作社印製 再者，根據在電晶體周圍上提供通孔接點以固定支持 基底之電位的製造方法，必須形成導通孔，其透過半導體 膜與埋設絕緣膜延伸到支持基底的一部份，而導致處理數 量的增加。 再者，在SOI電晶體中，有一種電晶體其中的支持基 底被視爲閘電極，且埋設的絕緣膜被視爲閘極氧化膜。所 以，在設有如上述範例中反用換流器中之後閘極電壓的P 型電晶體中，當提高電源電壓時，會在半導體膜與埋設絕 緣膜的介面上形成通道，其不利地允許其中的電流流動。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 564522 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（5) 發明槪述 所以，根據上述的了解，本發明的目的在於提供一種 半導體積體電路，其中即使固定支持基底的電位，電路的 時序不會改變且驅動能力也不會變化。 根據本發明，提供一種半導體積體電路的製造方法， 其中CMOS電晶體透過埋設絕緣膜形成在第一導電率的半 導體膜上，該第一導電率設在第一導電率的支持基底上， 包含： 在電晶體之源極區域與閘極區域下之鄰近於本體區域 的源極-基體-聯結區域中形成接觸窗以及對準標記，以使得 接觸窗透過支持基底上的半導體膜與埋設絕緣膜到達支持 基底的一部份； 在半導體膜上之接觸窗的內側上形成熱氧化膜； 在將形成第一導電率之電晶體的區域中形成第二導電 率的雜質區域，其到達半導體膜上的埋設絕緣膜； 在支持基底上的一部份中形成第二導電率的雜質區 域，並將第二導電率的雜質區域面對絕緣膜； 將元素分離後形成閘極氧化膜、閘電極、源極區域與 洩極區域，及形成內層絕緣膜； 形成源極區域與洩極區域的接點，且同時蝕刻內層絕 緣膜以便與接觸窗同中心並具有環繞接觸窗的尺寸；及 在內層絕緣膜上形成配線。 根據本發明的上述方法，在形成於半導體膜上的電晶 體中，源極區域的電位變得與支持基底側在對於埋設絕緣 (請先閱讀背面之注意事項再填寫本頁) .弟衣· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） -8 - 564522 A7 B7 五、發明説明（6) (請先閱讀背面之注意事項再填寫本頁) 膜與電晶體相對的位置上的電位相同。這會導致一種結 構，其中第一導電率的電晶體與第二導電率的電晶體沒有 提供後閘極電壓，且閥電壓會因電源電壓的波動而波動。 此結構可消除電路時序被改變及驅動能力變化的不便。特 別的是，在電壓調節器與電壓偵測器中，可避免因電源電 壓的波動而造成輸出電壓的波動，也避免偵測電壓的波 動。 再者，在本發明的SOI電晶體中，有一種電晶體其中 的的支持基底被視爲閘電極，而埋設絕緣膜被視爲閘極氧 化膜。所以，在上述範例中，在設有後閘極作爲反用換流 器電路的P型電晶體中，當提高電源電壓時，會在半導體 膜與埋設絕緣膜的介面上形成通道，其會不利於允許其中 的電流流動。然而，在本發明的SOI電晶體中並未施加後 閘極，當提高電源電壓時，會在半導體膜與埋設絕緣膜的 介面上形成通道，其會不利於允許其中的電流流動，這可 消除以上的不便。 經濟部智慧財產局員工消費合作社印製 再者，在本發明的SOI電晶體中，支持基底的通孔接 點設在源極-基體-聯結區域中。所以，能夠有效地減少S〇I 裝置的範圍。再者，根據本發明的通孔接點是與對準標記 的形成同時形成的。所以’相較於形成支持基底之通孔接 點的習知處理，具有減少處理次數的效應。 對熟知此技藝者而言，本發明的這些與其他優點將參 考附圖，配合詳細說明得到更淸晰的了解。 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公麓) -9- 564522 A7 B7 五、發明説明（7) 簡單圖示說明 圖1A至1E爲說明本發明之製造方法的處理流程圖； 圖2 A至2D爲說明本發明之製造方法的處理流程圖； 圖3爲說明本發明之製造方法的處理流程圖； 圖4A與4B顯示由本發明製造方法所製造之電晶體結 構的俯視圖與斷面圖° 圖5 A至5D顯示習知製造方法的處理流程圖。 圖6A至6C顯示習知製造方法的處理流程圖。 圖7A與7B顯示由習知製造方法所製造之電晶體結構 的俯視圖與斷面圖° (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 主要元件對照表 1 半導體膜 2 埋設絕緣膜 3 支持基底 4 接觸窗 5 熱氧化膜 6 抗蝕劑 7 阱 8 第二阱 10 氮化膜 11 P型電晶體區域 12 N型電晶體區域 13 LOCOS 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇x297公釐） -10 - 564522 A7 B7 五、發明説明（8) 經濟部智慧財產局員工消費合作社印製 14 閘電極 15 閘極氧化膜 16 源極-基體-聯結區域 17 洩極區域 18 源極-基體-聯結區域 19 洩極區域 20 N型擴散區域 21 P型擴散區域 22 接點 23 接點 24 接點 25 接點 26 連接部分 27 連接部分 28 連接部分 29 連接部分 30 連接部分 31 連接部分 35 內層絕緣膜 40 配線 41 源極區域 42 源極區域 43 連接部分 44 連接部分 (請先閲讀背面之注意事項再填寫本頁) 衣· 、11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -11 - 564522 A7 B7 9' 51 半導體膜 52 絕緣膜 53 支撐基底 54 熱氧化膜 55 阱 56 抗蝕劑 57 氮化膜 58 LOCOS 59 閘極氧化膜 60 閘電極 61 源極-基體-聯結區域 62 源極-基體-聯結區域 63 源極/洩極區域 64 源極/洩極區域 70 內層絕緣膜 75 源極/洩極區域 76 源極/洩極區域 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 衣·
、1T 經濟部智慈財產局員Η消費合作社印製 較佳實施例的詳細說明 本發明將參考圖1A至1E及4A與4B利用其實施例來 詳細說明。如圖4A的俯視圖所示，本發明的電晶體具有源 極-基體-聯結的結構。在此俯視圖中，未顯示出配線40 ° 圖4B之電晶體的斷面圖是沿著圖4A的線A-A”所形成’ 所以顯示出源極-基體-聯結區域16與18及浪極區域17與 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） -12 564522 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（4 — 19 〇 在本發明實施例所述之半導體積體電路的製造方法 中’將說明在P型支持基底上之P型半導體膜上透過埋設 氧化膜來形成N型電晶體與p型電晶體的方法。然而，這 也可應用於在N型支持基底上之N型半導體膜上透過埋設 氧化膜來形成電晶體的方法。 以下將說明根據本發明之半導體積體電路的製造方 法。 如圖1 A中所示，圖樣出一種透過埋設絕緣膜設在支持 基底上具有半導體膜1 (厚度：200A至3000A)的SOI晶 圓。藉由乾鈾刻或濕鈾刻將接觸窗4形成在SOI晶圓中以 透過半導體膜1與埋設絕緣膜2到達支持基底3的一部 份。雖然未顯示於圖1 B中，在接觸窗形成的同時，也形成 對準標記以透過半導體膜1與埋設絕緣膜2到達支持基底3 的一部份。形成對準標記的方法範例包括利A用熱氧化處 理形成階差（step difference )。如本發明中在具有半導體 膜1 (厚度：200A至3000A)的SOI晶圓中，可以認爲對準 標記消失於製造CMOS的進程中。爲了避免此情形，必須 形成到達支持基底3的對準標記。所以，本發明的特徵在 於同時形成接觸窗4與對準標記。 其次，形成厚度約100A的熱氧化膜5 (圖1C)。熱氧 化膜5是爲了下個處理中之氮化膜10而形成的，當注入阱 的離子時減少對基底的損害，且當氮化膜10在形成LOCOS 13之後被移除時避免溶劑與矽（支持基底3與半導體膜 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T -13- 564522 A7 ___ B7 五、發明説明（彳]| 1 )的接觸。一般而言，在製造CMOS的處理中會先形成熱 氧化膜5。然而，本發明製造方法的特徵在於在形成接觸窗 4後再形成熱氧化膜5。假如接觸窗4是在形成熱氧化膜5 後才形成的話，在隨後的處理中矽會暴露在接觸窗4中。 所以，在形成氮化膜10中會造成不便，注入阱的離子時會 使基底受到損害，而當氮化膜10在形成LOCOS 13之後被 移除時，溶液會與矽（支持基底3與半導體膜1)接觸等之 類的。所以，在形成熱氧化膜5之前形成接觸窗4是很重 要的。 然後，利用抗蝕劑6在熱氧化膜5上進行圖樣，及形 成注入離子之阱7的開口。如圖1D中所示，離子是利用抗 蝕劑6作爲遮罩透過熱氧化膜5注入的。因此，離子僅會 注入到抗蝕劑6的開口中。此時，將離子注入的能量進行 調整以使得在半導體膜1中得到集中分配的峰値。 接下來，如圖1E中所示，利用相同的抗蝕劑6作爲遮 罩將第二阱8的離子注入到面對阱7的支持基底3，其中埋 設絕緣膜2插入其中。調整離子注入的能量以使得可從支 持基底3與埋設絕緣膜2間介面上得到支持基底3側上的 集中分配峰値。參照半導體膜1的厚度與離子注入的能量 之間，當半導體膜1的厚度爲大時，會提高第二阱8之離 子注入的能量，在離子注入期間對半導體膜1的損害也會 相應提高。再者，在SOI晶圓是藉由氧氣的離子注入所形 成的情形下，半導體膜1的厚度大體上會變得與埋設絕緣 膜2的厚度相同。所以，第二阱8之離子注入的能量會進 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -14- 564522 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（^ 一步增加。有鑑於此，半導體膜1的厚度會更好地小些。 當第二阱8之離子注入的能量相等或大於500 keV時，會因 損害而使特徵降級。所以半導體膜1的厚度會理想地會等 於或小於3000A 。 接著形成LOCOS 13。在熱氧化膜5上形成厚度約 1600A的氮化膜10，其中抗蝕劑6從此移除掉。然後，執 行對準與光線的暴露，並圖樣出LOCOS 13。蝕刻出氮化膜 10以形成LOCOS形成部分（圖2A)。圖2A顯示出熱氧化 膜5與氮化膜10的遮罩形成在P型電晶體區域11與N型 電晶體區域12上的狀態。合成晶圓置於熱氧化爐中， LOCOS 13如圖2B形成。設定L〇C〇S 13的厚度以使得 L〇C〇S 13到達支持基底3上的埋設絕緣膜2。其中，在此 熱氧化中阱7與第二阱8同時活化。在形成LOCOS 13後， 將氮化膜10移除，及將除了 LOCOS 13部份中的氧化膜移 除，從而執行閘極的氧化。 隨後的處理以和原始製造CMOS處理相同的方式進 行。如圖2C中所示，在形成聚矽之後，便執行對準與光線 的暴露，以及圖樣出閘電極14。然後，將聚矽氧化，執行 N型與P型源極/洩極區域的離子注入，及形成內層絕緣 膜35。 然後形成電晶體之源極/洩極區域的接點。如圖2D中 所示，將抗蝕劑施加到內層絕緣膜及執行對準與光線暴 露’從而執行接點之触刻與圖樣。根據本發明有兩種類型 的接點。一種是用於從源極/洩極區域取得電位，以一般 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-15- 564522 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（^ 電晶體之源極/洩極區域的接點相同的方式。另一種是源 極-基體-聯結接點。本發明的源極-基體-聯結接點同時取得 源極-基體-聯結區域16、18的電位以及支持基底3 (或第 二阱8 )的電位。 如圖2D中所示，與一般電晶體之源極/洩極區域相同 的接點是藉由將內層絕緣膜35與閘極氧化膜15鈾刻到半 導體膜1 一部份所形成。所以，如圖2D中所示，P型電晶 體的洩極區域17在連接部分28與接點23相連接，且N型 電晶體的洩極區域19在連接部分29與接點25相連接。雖 然未顯示於圖2D，P型電晶體區域的源極區域41在連接部 分43連接於接點，N型電晶體的源極區域42在連接部分 44與接點相連接。 另一方面，放置用於同時取得源極-基體-聯結區域 1 6、1 8的電位以及支持基底3 (或第二阱8 )的電位以便環 繞接觸窗4並具有大於接觸窗的尺寸。因爲如此，如圖2D 中所示之P型電晶體的接點22在連接部分26與源極-基體-聯結區域1 6連接，且透過N型擴散區域20與連接部分3 1 連接於第二阱8。再者，N型電晶體的接點24在連接部分 27與源極-基體-聯結區域18連接，且透過P型擴散區域21 在連接部分30連接於支持基底3。本發明的特徵如下。因 爲置有源極-基體-聯結區域以便環繞接觸窗4並具有大於接 觸窗的尺寸，並能夠將電晶體之源極區域41、42，其中的 本體區域與支持基底3 (或第二阱8 )的電位作成相同。 接下來，如圖中所示，形成金屬、施加抗鈾劑並執行 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 -16- (請先閱讀背面之注意事項再填寫本頁) 衣·
、1T 564522 經濟部智慧財產局員工消費合作社印製 A7 _ B7__五、發明説明（^ 對準與光線暴露，從而執行配線的圖樣與鈾刻。以下，@ 保護膜形成於配線上，及形成焊墊以完成半導體積體電 根據本發明，將絕緣膜上的半導體膜1的厚度設定爲 200A至3000A。原因如下。在上述的處理中，具有約 3000A厚度的氧化膜是藉由熱氧化所形成的。所以，爲了在 半導體膜1上形成MOS電晶體，必須將半導體膜1的厚度 設定爲至少200A。另一方面，假如半導體膜1爲厚的話， 第二阱8的離子注入能量會提高，其相應地增加半導體膜1 因離子注入的損害。所以，半導體膜1的厚度約爲3000A。 藉由利用上述的製造方法，能夠輕易地將電晶體之源 極區域41、42，其中本體區域與支持基底3 (或第二阱8) 的電位作成相同。特別的是，藉由限制處理的次序（接觸 窗的形成^熱氧化），能夠無須對半導體膜1與支持基底3 造成任何損害而形成接觸窗4。再者，同時利用壓印對準標 記來形成接觸窗4。所以，可以減少處理的次數。 再者，藉由作成電晶體之源極區域，其中的本體區域 與支持基底3 (或第二阱8 )的電位，後閘極電並未施加於 每個電晶體。此消除了每個電晶體因電源電壓之波動所造 成閥値的波動而改變電路之時序與驅動能力的不便。特別 是在電壓調節器與電壓偵測器中，上述的結構能夠消除了 因電源電壓之波動所造成輸出電壓的波動以及偵測電壓波 動的不便。 再者，從結構觀點來看SOI電晶體中，有一種電晶體 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 564522 A7 B7 五、發明説明（^ (請先閲讀背面之注意事項再填寫本頁) 其中的支持基底被視爲閘電極，且埋設的絕緣膜被視爲閘 極氧化膜。所以，當提高電源電壓時，會在半導體膜與埋 設絕緣膜的介面上形成通道，其不利於允許其中的電流流 動。然而，根據本發明的SOI電晶體中，並未施加後閘極 電壓，其消除了當電源電壓提高時會在半導體膜與埋設絕 緣膜之介面上形成通道的不便，以允許其中的電流流動。 再者，根據本發明的SOI電晶體中，在源極-基體-聯結 區域中設有對支持基底的通孔接點。所以，能夠有效地減 少SOI裝置的範圍。 本發明是利用上述的實施例來實行且具有以下的效 應。 根據本發明之積體電路的製造方法中，其中CMOS電 晶體透過埋設絕緣膜形成在第一導電率的半導體膜上，第 一導電率設在第一導電率的支持基底上，包括： 經濟部智慧財產局員工消費合作社印製 在電晶體之源極區域與閘極區域下之鄰近於本體區域 的源極-基體-聯結區域中形成接觸窗以及對準標記，以使得 接觸窗透過支持基底上的半導體膜與埋設絕緣膜到達支持 基底的一部份； 在半導體膜上之接觸窗的內側上形成熱氧化膜； 在將形成第一導電率之電晶體的區域中形成第二導電 率的雜質區域，其到達半導體膜上的埋設絕緣膜； 在支持基底上的一部份中形成第二導電率的雜質區 域，且將第二導電率的雜質區域面對絕緣膜； 在分離元件後形成閘極氧化膜、閘電極、源極區域與 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 564522 A7 ___________B7_ 五、發明説明（^ 洩極區域，及形成內層絕緣膜； 形成源極區域與洩極區域的接點，且同時鈾刻內層絕 緣膜以便與接觸窗同中心並具有環繞接觸窗的尺寸；及 在內層絕緣膜上形成配線。 因此，在半導體膜上形成的電晶體中，在關於埋設絕 緣膜之面對電晶體的位置上，源極區域的電位與支持基底 的電位會變得一樣。所以，沒有提供後閘極電壓給第一導 電率的電晶體與第二導電率的電晶體。此消除了閥電壓因 電源電壓之波動所造成的波動、電路的時序改變以及驅動 能力的變化。特別是在電壓調節器與電壓偵測器中，此結 構消除了因電源電壓之波動所造成輸出電壓的波動以及偵 測電壓波動的不便。 再者，根據結構觀點的SOI電晶體中，其中的支持基 底被視爲閘電極，且埋設絕緣膜被視爲閘極氧化膜。所 以，在提供有如上述範例中反用換流器中之後閘極電壓的P 型電晶體中，當提高電源電壓時，會在半導體膜與埋設絕 緣膜的介面上形成通道，其不利於允許其中的電流流動。 然而，根據本發明的SOI電晶體中，並未施加後閘極電 壓。此結構消除了當電源電壓提高時會在半導體膜與埋設 絕緣膜之介面上形成通道的不便，其不利於允許其中的電 流流動。 然而根據本發明的SOI電晶體中，並未施加後閘極電 壓。此結構消除了當電源電壓提高時會在半導體膜與埋設 絕緣膜之介面上形成通道的不便，其不利於允許其中的電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 衣·
、1T 經濟部智慧財產局員工消費合作社印製 -19- 564522 A7 ___B7五、發明説明（^ 流流動。 再者，根據本發明的SOI電晶體中，在源極-基體-聯結 區域中設有對支持基底的通孔接點。所以，能夠有效地減 少SOI裝置的範圍。所以根據本發明的通孔接點是與對準 標記同時形成的。所以，相較於習知形成對支持基底之通 孔接點的處理，具有減少處理次數的效應。 在不脫離本發明的精神與範圍內對於熟知此技藝者而 言各種其他的修改是淸晰且能夠被輕易做到的。因此，由 此申請專利範圍的範圍並不意圖限制文中所陳述的說明， 而是更能廣泛地被理解。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -20-

Claims (1)

  1. 564522 8 8 8 8 ABCD 六、申請專利範圍 1 (請先閱讀背面之注意事項再填寫本頁) 1.一種半導體積體電路的製造方法，其中CMOS電晶體 透過埋設絕緣膜形成在第一導電率的半導體膜上，.該第一 導電率設在第一導電率的支持基底上，包含： 在電晶體之源極區域與閘極區域下之鄰近於本體區域 的源極-基體-聯結區域中形成接觸窗以及對準標記，以使得 接觸窗透過支持基底上的半導體膜與埋設絕緣膜到達支持 基底的一部份； 在半導體膜上之接觸窗的內側上形成熱氧化膜； 在將形成第一導電率之電晶體的區域中形成第二導電 率的雜質區域，其到達半導體膜上的埋設絕緣膜； 在支持基底上的一部份中形成第二導電率的雜質區 域，並將第二導電率的雜質區域面對於絕緣膜； 將元素分離後形成閘極氧化膜、閘電極、源極區域與 洩極區域，並形成內層絕緣膜； 形成源極區域與拽極區域的接點，且同時触刻內層絕 緣膜以便與接觸窗同中心並具有環繞接觸窗的尺寸；及 在內層絕緣膜上形成配線。 經濟部智慧財產局員工消費合作社印製 2·根據申請專利範圍第1項所述之半導體積體電路的製 造方法，其中半導體膜的厚度在200A至3000A範圍內。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） -21 -
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