JP2003092408A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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Abstract

(57)【要約】 【課題】 支持基板の電位を固定しても回路のタイミン
グが変化したり駆動能力のばらつきが出ない半導体集積
回路。 【解決手段】 トランジスタのソース・ボディ接続領域
に前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫
通し、前記支持基板の一部にまで達するコンタクトホー
ルを形成する工程と、熱酸化膜を形成する工程と、第１
導電型トランジスタを形成する領域に、前記半導体膜上
で前記埋め込み絶縁膜まで達する第２導電型の不純物領
域を形成する工程と、前記支持基板上で、かつ、前記絶
縁膜に対して前記第２導電型不純物領域と対向する部分
に第２導電型の不純物領域を形成する工程と、前記コン
タクトホールと同心で、かつ、前記コンタクトホールを
囲むサイズに前記層間絶縁膜をエッチングする工程から
なる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩウェハ上に形
成されるトランジスタにおいて、埋め込み絶縁膜下の支
持基板電位がトランジスタの特性に大きく影響するのを
防ぐ構造のトランジスタを形成する方法に関する。特に
トランジスタのソース領域に近接したところにボディ・
ソース・タイ領域を設けた、いわゆるソース・ボディ・
タイ構造のトランジスタに関する。
【０００２】
【従来の技術】図５、６に従来のＳＯＩトランジスタの
製造方法、図７に従来のＳＯＩトランジスタの構造上面
図と断面図を示す。ここでは、Ｐ型の支持基板上に埋め
込み絶縁膜を介してＰ型の半導体膜５１を形成したウェ
ハを用いてトランジスタを形成するものとする。従来の
ＳＯＩトランジスタは、図７に示すように埋め込み絶縁
膜に達したＬＯＣＯＳ５８で囲まれた領域の半導体膜５
１に形成され、各々のトランジスタはＬＯＣＯＳ５８で
完全に分離される。Ｎ型トランジスタの場合、半導体膜
５１がＰ型であるため、ソース・ドレイン領域６４、７
６にＮ型のイオン注入をすることでトランジスタが形成
される。一方、Ｐ型トランジスタの場合はＬＯＣＯＳ５
８で囲まれた半導体膜５１にＮ型のイオン注入を行い、
半導体膜５１をＮ型にした状態でＰ型のイオンをソース
・ドレイン領域６３、７５に注入し、トランジスタを形
成する。製造方法は図５に示すように、最初にウェハ上
にアライメントマークを刻印するため、パターニング・
エッチングを行う。次に熱酸化膜５４を成膜し、レジス
ト５６を塗布して、アライメント＆露光を行い、ウェル
注入のためのパターニングを行う。次に前記レジスト６
をマスクとして、イオン注入を行い、ウェル５５を形成
する。この時、イオン注入のエネルギーは半導体膜中に
濃度のピークが来るように制御する。次に熱処理を行
い、注入したイオンを活性化、拡散させる。次に窒化膜
５７を成膜、パターニングして熱酸化を行い、ＬＯＣＯ
Ｓ５８を形成する。ＬＯＣＯＳ５８の厚さは埋め込み絶
縁膜５２まで達する厚さに酸化する。ＬＯＣＯＳ５８を
形成した後、ゲート酸化膜５９形成、ゲート電極６０形
成、トランジスタのソース・ドレイン領域６３、６４、
７５、７６及びソース・ボディ・タイ領域６１、６２へ
のイオン注入を行い、層間絶縁膜７０を成膜する。次に
層間絶縁膜７０をパターニング、エッチングしてゲート
電極６０、ソース・ドレイン領域６３、６４、７５、７
６及びソース・ボディ・タイ領域６１、６２のコンタク
トを形成する。
【０００３】ここで支持基板５３と半導体膜５１の間に
は埋め込み絶縁膜５２があるため、支持基板５３の電位
はフローティングとなる。ＳＯＩトランジスタでは支持
基板５３の電位がトランジスタの特性に影響を及ぼすた
め、支持基板５３の電位は固定しておく必要がある。そ
こで支持基板５３の電位は、パッケージに実装する時に
導電性の台座に導電接着剤で接着して台座から電位を取
る。通常、支持基板は接地端子と接続するか、電源電圧
端子と接続する。
【０００４】また半導体膜側から支持基板側の電位をと
る方法として、半導体膜５１、埋め込み絶縁膜５２を貫
通し、支持基板５３の一部まで達する貫通孔を設け、電
位を取る方法もある。この場合、バルクトランジスタの
基板電位を取る方法と同じように、トランジスタの周囲
にコンタクトを設け、支持基板５３の電位を取る。
【０００５】
【発明が解決しようとする課題】従来のＳＯＩトランジ
スタの形成方法では、支持基板と半導体膜の間に埋め込
み絶縁膜があるため、半導体膜上のトランジスタと支持
基板は電気的に接続されず、支持基板の電位はフローテ
ィングとなる。しかし完全空乏型ＳＯＩトランジスタ等
では、半導体膜の厚み方向全体が空乏化し、埋め込み絶
縁膜まで達するため、トランジスタの特性は支持基板の
電位に大きく影響され、支持基板の電位変化がバルクト
ランジスタのバックゲート効果と同じような特性を示
す。
【０００６】このため支持基板の電位を固定する必要が
ある。通常、支持基板の電位固定方法は、パッケージに
実装する時に導電性の台座に導電接着剤で接着し、台座
の電位を固定することで支持基板の電位を固定する。支
持基板の電位は接地端子と接続するか、電源電圧端子と
接続する。
【０００７】上記のような接続方法で支持基板電位を固
定した場合、支持基板上の半導体膜に形成されたトラン
ジスタすべてのバックゲート電圧が同じになるため、Ｐ
型あるいはＮ型のトランジスタどちらかはバックゲート
がかかってしまう。例えば、Ｐ型の支持基板、Ｐ型の半
導体膜で構成されたウェハ上にインバータ回路を形成し
た場合を考える。支持基板の電位は接地電位としたもの
を考えると、インバータ回路のＮ型トランジスタはバッ
クゲートが印加されていない状態と同等であるが、Ｐ型
トランジスタは電源電圧分のバックゲートが印加された
状態と同等になる。このため、回路設計でしきい値電圧
や電流駆動能力を合わせ込んでも、電源電圧にトランジ
スタのしきい値電圧が変わり、回路のタイミングが変わ
ったり駆動能力のばらつきをもたらしてしまうという不
具合がある。
【０００８】特にレギュレータやディテクタでは、電源
電圧が変化しても一定の電圧を出力しつづけたり、一定
の電圧検出を保つ必要がある。このようなＩＣに上記の
ようなＳＯＩトランジスタを用いた場合、電源電圧変動
によって出力電圧が変動したり、検出電圧が変動する不
具合が発生していた。
【０００９】また半導体膜側から支持基板側の電位をと
る方法として、半導体膜、埋め込み絶縁膜を貫通し、支
持基板の一部まで達する貫通孔を設け、電位を取る方法
がある。この場合、トランジスタの近くに貫通コンタク
トを設け、電源電圧端子や接地端子と接続して支持基板
の電位を固定する。しかし、本来ＳＯＩデバイスではラ
ッチアップフリーの構造であるため、トランジスタのガ
ードリングなどが必要なく、面積縮小の効果が大きい
が、支持基板の電位固定のためにトランジスタの周りに
貫通コンタクトを設けるという方法では、ＳＯＩデバイ
スの面積縮小効果を半減してしまうというデメリットが
あった。
【００１０】さらに支持基板の電位固定のためにトラン
ジスタの周りに貫通コンタクトを設ける製造方法では半
導体膜、埋め込み絶縁膜を貫通し、支持基板の一部まで
達する貫通孔を形成する工程が必要であり、工程増を招
いていた。またＳＯＩトランジスタでは構造上、支持基
板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見た
てたトランジスタが存在するため、上記例のインバータ
回路のようにバックゲートがかかっているＰ型トランジ
スタは、電源電圧が高くなると半導体膜・埋め込み絶縁
膜界面にチャネルを形成し、電流が流れてしまうという
不具合があった。
【００１１】
【課題を解決するための手段】本発明は、第１導電型の
支持基板の上に埋め込み絶縁膜を介して設けられた第１
導電型の半導体膜上にＣＭＯＳトランジスタを形成する
半導体集積回路の製造方法において、トランジスタのソ
ース領域とゲート電極下のボディ領域に隣接するソース
・ボディ接続領域に前記半導体膜、前記支持基板上の埋
め込み絶縁膜を貫通し、前記支持基板の一部にまで達す
るコンタクトホールを形成すると共に、アライメントマ
ークを形成する工程と、前記半導体膜上、前記コンタク
トホール内側に熱酸化膜を形成する工程と、第１導電型
トランジスタを形成する領域に、前記半導体膜上で前記
埋め込み絶縁膜まで達する第２導電型の不純物領域を形
成する工程と、前記支持基板上で、かつ、前記絶縁膜に
対して前記第２導電型不純物領域と対向する部分に第２
導電型の不純物領域を形成する工程と、素子分離を形成
した後、ゲート酸化膜、ゲート電極、ソース領域、ドレ
イン領域を形成し、層間絶縁膜を成膜する工程と、前記
ソース領域、前記ドレイン領域のコンタクトを形成する
と同時に、前記コンタクトホールと同心で、かつ、前記
コンタクトホールを囲むサイズに前記層間絶縁膜をエッ
チングする工程と、前記層間絶縁膜上に配線を形成する
工程からなる。
【００１２】これにより半導体膜上に形成されたトラン
ジスタは、ソース領域の電位と、埋め込み絶縁膜に対し
てトランジスタと対向する位置の支持基板側の電位が同
電位となる。よって、第１導電型のトランジスタ、第２
導電型のトランジスタ共にバックゲートがかからない構
造になり、電源電圧変化によってしきい値電圧が変わ
り、回路のタイミングが変わったり駆動能力のばらつき
をもたらしてしまうという不具合を解消する。特にレギ
ュレータやディテクタでは、電源電圧変動によって出力
電圧が変動したり、検出電圧が変動する不具合が解消さ
れる。
【００１３】さらにＳＯＩトランジスタでは構造上、支
持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と
見たてたトランジスタが存在するため、上記例のインバ
ータ回路のようにバックゲートがかかっているＰ型トラ
ンジスタは、電源電圧が高くなると半導体膜・埋め込み
絶縁膜界面にチャネルを形成し、電流が流れてしまうと
いう不具合があったが、本発明によるＳＯＩトランジス
タはバックゲートがかからない構造なので、電源電圧が
高くなると半導体膜・埋め込み絶縁膜界面にチャネルを
形成し、電流が流れてしまうという不具合を解消する。
【００１４】また本発明によるＳＯＩトランジスタで
は、支持基板への貫通コンタクトをソース・ボディ・タ
イ領域に設けているため、場所を取らず、ＳＯＩデバイ
スの面積縮小効果を有効にする。さらに本発明による貫
通コンタクトは、アライメントマーク形成と同時に行わ
れるため、従来の支持基板への貫通コンタクトを形成す
る工程に比べて、工程削減の効果がある。
【００１５】
【発明の実施の形態】本発明の実施の形態を図１から図
４を元に説明する。本発明で説明するトランジスタは図
４（Ａ）のトランジスタ上面図に示すように、ソース・
ボディ・タイ構造のトランジスタである。上面図では配
線４０を図示していない。図４（Ｂ）に示すトランジス
タ断面図では、上面図Ａ―Ａ’の断面を見ているため、
ソース・ボディ・タイ領域１６、１８とドレイン領域１
７、１９を図示している。
【００１６】本発明の実施の形態で述べる半導体集積回
路の製造方法では、Ｐ型支持基板上に埋め込み酸化膜を
介して形成されたＰ型の半導体膜にＮ型トランジスタと
Ｐ型トランジスタを形成する方法について述べるが、Ｎ
型支持基板上に埋め込み酸化膜を介して形成されたＮ型
の半導体膜にトランジスタを形成する方法についても同
様である。
【００１７】以下に本発明よる半導体集積回路の製造方
法について説明する。図１（Ａ）に示すように、支持基
板３の上に埋め込み絶縁膜２を介して設けられた２００
〜３０００Å厚の半導体膜１を持つＳＯＩウェハに、パ
ターニングを行い、ドライエッチングあるいはウェット
エッチングで半導体膜１、埋め込み絶縁膜２を貫通し、
支持基板３の一部にまで達するコンタクトホール４を形
成する。図１（Ｂ）ここで図示してはいないが、コンタ
クトホール４形成と同時にアライメントマークも半導体
膜１、埋め込み絶縁膜２を貫通して支持基板３の一部ま
で形成される。アライメントマークの形成方法には、熱
酸化工程を使って段差を形成するなどの方法があるが、
本発明に示すような２００〜３０００Å厚の半導体膜１
を持つＳＯＩウェハでは、ＣＭＯＳ製造工程の途中でア
ライメントマークが消失してしまうことも考えられ、こ
れを防ぐためにも支持基板３にまで達するアライメント
マークが必要である。よって本発明ではコンタクトホー
ル４の形成とアライメントマークの形成が同時に行われ
るという特徴を有している。
【００１８】次に１００Å厚程度の熱酸化膜５を形成す
る（図１（Ｃ））。この熱酸化膜５は次の工程である窒
化膜１０成膜のためとウェルイオン注入時の基板ダメー
ジ低減のため、更にＬＯＣＯＳ１３形成後の窒化膜１０
除去時に薬液がシリコン（支持基板３、半導体膜１）に
触れるのを防ぐ目的で形成する。ここで、通常熱酸化膜
工程はＣＭＯＳ製造工程の一番最初に行うが、本発明に
よる製造方法ではコンタクトホール４形成後に行うこと
を特徴としている。熱酸化膜５の形成後にコンタクトホ
ール４の形成を行うと、それ以降の工程でコンタクトホ
ール４部はシリコンが剥き出しとなり、窒化膜１０成膜
時の不具合ややウェルイオン注入時の基板ダメージ、Ｌ
ＯＣＯＳ１３形成後の窒化膜１０除去時に薬液がシリコ
ン（支持基板３、半導体膜１）に触れる等の問題が生じ
る。このため、コンタクトホール４の形成を熱酸化膜５
形成の前に行うことが重要となる。
【００１９】次に熱酸化膜５上にレジスト６でパターニ
ングを行い、ウェル７イオン注入のための開口部を形成
する。次に図１（Ｄ）に示すように、レジスト６をマス
クとして熱酸化膜５ごしにイオン注入を行う。これによ
り、レジスト６の開口部のみにイオンが注入される。こ
の時、イオン注入のエネルギーは半導体膜１に濃度分布
のピークが来るように調整する。
【００２０】次に図1（Ｅ）に示すように、上記と同じ
レジスト６マスクを用いて、埋め込み絶縁膜２を挟んで
ウェル７に対向する支持基板３上に第２のウェル８のイ
オン注入を行う。イオン注入のエネルギーは、支持基板
３と埋め込み絶縁膜２の界面から支持基板３側に入った
ところに濃度分布のピークがくるように調整する。ここ
で半導体膜１の膜厚とイオン注入エネルギーの関係を見
てみると、半導体膜１の膜厚が厚いと第２のウェル８の
イオン注入エネルギーが高くなり、その分半導体膜１の
イオン注入におけるダメージも大きくなる。また、ＳＯ
Ｉウェハの製法を酸素イオン注入で形成した場合、半導
体膜１の膜厚と埋め込み絶縁膜２の膜厚はほぼ同じとな
ることから、第２のウェル８のイオン注入エネルギーは
更に高くなる。こうしたことから考えて、半導体膜１の
膜厚は薄い方が好ましい。第２のウェル８のイオン注入
エネルギーが５００ｋｅＶ以上ではダメージによる特性
劣化が見られることから、半導体膜１の膜厚は３０００
Å以下が望ましい。
【００２１】次にＬＯＣＯＳ１３を形成する。レジスト
６を除去した熱酸化膜５上に窒化膜１０を１６００Å程
度形成する。次にアライメント＆露光を行い、ＬＯＣＯ
Ｓ１３のパターニングを行う。次に窒化膜１３をエッチ
ングして、ＬＯＣＯＳ形成部を開口させる（図２
（Ａ））。図２（Ａ）では、Ｐ型トランジスタ領域１１
とＮ型トランジスタ領域１２に熱酸化膜５と窒化膜１０
のマスクが形成された状態を示している。この状態で熱
酸化炉に投入し、図２（Ｂ）に示すようにＬＯＣＯＳ１
３を形成する。ＬＯＣＯＳ１３厚は、ＬＯＣＯＳ１３が
支持基板３上の埋め込み絶縁膜２に達するように形成す
る。ここで前記ウェル７、第２のウェル８の活性化はこ
の熱酸化工程の時に同時に行われる。ＬＯＣＯＳ１３が
形成された後、窒化膜１０を除去し、さらにＬＯＣＯＳ
１３以外の部分の酸化膜をすべて除去してゲート酸化工
程を行う。
【００２２】以降の工程は通常のＣＭＯＳ製造工程と同
様のステップで進む。図２（Ｃ）に示すようにポリシリ
コンを成膜した後、アライメント＆露光を行い、ゲート
電極１４のパターニングを行う。次にドライエッチング
によってポリシリコンをエッチングし、ゲート電極１４
を形成する。さらにポリシリコン酸化、Ｎ型、Ｐ型ソー
ス・ドレイン領域のイオン注入、層間絶縁膜３５の形成
と続く。
【００２３】次にトランジスタのソース・ドレイン領域
のコンタクト形成を行う。図２（Ｄ）に示すように層間
絶縁膜３５上にレジストを塗布し、アライメント＆露光
を行ってコンタクトのパターニング、エッチングを行
う。ここで本発明におけるコンタクトには２種類ある。
一つは通常のトランジスタのソース・ドレイン領域のコ
ンタクトと同様に、その領域の電位を取るコンタクト、
もう一つはソース・ボディ・タイのコンタクトである。
本発明におけるソース・ボディ・タイのコンタクトは、
ソース・ボディ・タイ領域１６、１８の電位と支持基板
３（あるいは第２のウェル８）の電位を同時に取るコン
タクトである。
【００２４】通常のトランジスタのソース・ドレイン領
域のコンタクトと同じコンタクトは、図２（Ｄ）に示す
ように、層間絶縁膜３５、ゲート酸化膜１５を貫通し半
導体膜１の一部までエッチングして形成する。そのた
め、図２（Ｄ）に示すＰ型トランジスタのドレイン領域
１７は接続部２８でコンタクト２３と接続し、Ｎ型トラ
ンジスタのドレイン領域１９は接続部２９でコンタクト
２５と接続する。図２（Ｄ）では図示していないが図４
（Ａ）に示すように、Ｐ型トランジスタのソース領域４
１は接続部４３でコンタクトと接続し、Ｎ型トランジス
タのソース領域４２は接続部４４でコンタクトと接続す
る。
【００２５】一方、ソース・ボディ・タイ領域１６、１
８の電位と支持基板３（あるいは第２のウェル８）の電
位を同時に取るコンタクトは、コンタクトホール４を囲
む位置で、かつ、コンタクトホール４よりも大きいサイ
ズである。これにより図２（９）に示すＰ型トランジス
タのコンタクト２２は、接続部２６でソース・ボディ・
タイ領域１６と接続し、かつ、Ｎ型拡散領域２０、接続
部３１を介して第２のウェル８と接続する。またＮ型ト
ランジスタのコンタクト２４は、接続部２７でソース・
ボディ・タイ領域１８と接続し、かつ、Ｐ型拡散領域２
１、接続部３０を介して支持基板３と接続する。本発明
の特徴はソース・ボディ・タイ領域のコンタクトがコン
タクトホール４を囲む位置で、かつ、コンタクトホール
４よりも大きく形成する構造のため、トランジスタのソ
ース領域４１、４２、ボディ領域と支持基板３（あるい
は第２のウェル８）の電位を同電位にすることができ
る。
【００２６】次に図３に示すように、メタルを成膜し、
レジストを塗布、アライメント＆露光を行って、配線の
パターニング、エッチングを行う。その後、配線上に保
護膜を形成、ボンディングパッドの形成をして半導体集
積回路が完成する。
【００２７】本発明では、絶縁膜上の半導体膜１の厚み
を２００〜３０００Åとしている。これは、上記工程で
は、熱酸化工程で３００Å程度の酸化膜が形成されるた
め、半導体膜１上にＭＯＳトランジスタを形成させるに
は、少なくとも半導体膜１の厚みが２００Å以上でない
と形成できない。一方、半導体膜１の厚い方は先にも述
べたように、半導体膜１の膜厚が厚いと第２のウェル８
のイオン注入エネルギーが高くなり、その分半導体膜１
のイオン注入ダメージも大きくなるため、半導体膜厚は
３０００Å程度である。
【００２８】以上のように製造することにより、トラン
ジスタのソース領域４１、４２、ボディ領域と支持基板
３（あるいは第２のウェル８）の電位を同電位にするこ
とが容易にできる。特に、コンタクトホール形成工程、
熱酸化工程という順序を限定することで、半導体膜１、
支持基板３にダメージを与えることなくコンタクトホー
ル４を形成することができる。更にこのコンタクトホー
ル４はアライメントマークの刻印と同時に行っているた
め、工程削減にも寄与している。
【００２９】また、トランジスタのソース領域、ボディ
領域と支持基板３（あるいは第２のウェル８）の電位を
同電位にすることは、各トランジスタにバックゲートが
掛からない構成となるため、電源電圧変化によって各ト
ランジスタのしきい値電圧が変わり、回路のタイミング
が変わったり駆動能力のばらつきをもたらしてしまうと
いう不具合を解消する。特にボルテージレギュレータや
ボルテージディテクタでは、電源電圧変動によって出力
電圧が変動したり、検出電圧が変動する不具合が解消さ
れる。
【００３０】さらにＳＯＩトランジスタでは構造上、支
持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と
見たてたトランジスタが存在するため、電源電圧が高く
なると半導体膜・埋め込み絶縁膜界面にチャネルを形成
し、電流が流れてしまうという不具合があったが、本発
明によるＳＯＩトランジスタはバックゲートがかからな
い構造なので、電源電圧が高くなると半導体膜・埋め込
み絶縁膜界面にチャネルを形成し、電流が流れてしまう
という不具合を解消する。
【００３１】また本発明によるＳＯＩトランジスタで
は、支持基板への貫通コンタクトをソース・ボディ・タ
イ領域に設けているため、場所を取らず、ＳＯＩデバイ
スの面積縮小効果を有効にする。
【００３２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。第１導
電型の支持基板の上に埋め込み絶縁膜を介して設けられ
た第１導電型の半導体膜上にＣＭＯＳトランジスタを形
成する半導体集積回路の製造方法において、トランジス
タのソース領域とゲート電極下のボディ領域に隣接する
ソース・ボディ接続領域に前記半導体膜、前記支持基板
上の埋め込み絶縁膜を貫通し、前記支持基板の一部にま
で達するコンタクトホールを形成すると共に、アライメ
ントマークを形成する工程と、前記半導体膜上、前記コ
ンタクトホール内側に熱酸化膜を形成する工程と、第１
導電型トランジスタを形成する領域に、前記半導体膜上
で前記埋め込み絶縁膜まで達する第２導電型の不純物領
域を形成する工程と、前記支持基板上で、かつ、前記絶
縁膜に対して前記第２導電型不純物領域と対向する部分
に第２導電型の不純物領域を形成する工程と、素子分離
を形成した後、ゲート酸化膜、ゲート電極、ソース領
域、ドレイン領域を形成し、層間絶縁膜を成膜する工程
と、前記ソース領域、前記ドレイン領域のコンタクトを
形成すると同時に、前記コンタクトホールと同心で、か
つ、前記コンタクトホールを囲むサイズに前記層間絶縁
膜をエッチングする工程と、前記層間絶縁膜上に配線を
形成する工程からなる。
【００３３】これにより半導体膜上に形成されたトラン
ジスタは、ソース領域の電位と、埋め込み絶縁膜に対し
てトランジスタと対向する位置の支持基板側の電位が同
電位となる。よって、第１導電型のトランジスタ、第２
導電型のトランジスタ共にバックゲートがかからない構
造になり、電源電圧変化によってしきい値電圧が変わ
り、回路のタイミングが変わったり駆動能力のばらつき
をもたらしてしまうという不具合を解消する。特にレギ
ュレータやディテクタでは、電源電圧変動によって出力
電圧が変動したり、検出電圧が変動する不具合が解消さ
れる。
【００３４】さらにＳＯＩトランジスタでは構造上、支
持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と
見たてたトランジスタが存在するため、上記例のインバ
ータ回路のようにバックゲートがかかっているＰ型トラ
ンジスタは、電源電圧が高くなると半導体膜・埋め込み
絶縁膜界面にチャネルを形成し、電流が流れてしまうと
いう不具合があったが、本発明によるＳＯＩトランジス
タはバックゲートがかからない構造なので、電源電圧が
高くなると半導体膜・埋め込み絶縁膜界面にチャネルを
形成し、電流が流れてしまうという不具合を解消する。
【００３５】また本発明によるＳＯＩトランジスタで
は、支持基板への貫通コンタクトをソース・ボディ・タ
イ領域に設けているため、場所を取らず、ＳＯＩデバイ
スの面積縮小効果を有効にする。さらに本発明による貫
通コンタクトは、アライメントマーク形成と同時に行わ
れるため、従来の支持基板への貫通コンタクトを形成す
る工程に比べて、工程削減の効果がある。
【図面の簡単な説明】
【図１】本発明の製造方法を示すプロセスフロー図であ
る。
【図２】本発明の製造方法を示すプロセスフロー図であ
る。
【図３】本発明の製造方法を示すプロセスフロー図であ
る。
【図４】本発明の製造方法のトランジスタの構造を示す
上面図と断面図である。
【図５】従来の製造方法を示すプロセスフロー図であ
る。
【図６】従来の製造方法を示すプロセスフロー図であ
る。
【図７】従来の製造方法のトランジスタの構造を示す上
面図と断面図である。
【符号の説明】
１、５１ 半導体膜 ２、５２ 埋め込み絶縁膜 ３、５３ 支持基板 ４ コンタクトホール ５、５４ 熱酸化膜 ６、５６ レジスト ７、５５ ウェル ８ 第２のウェル １０、５７ 窒化膜 １１ Ｐ型トランジスタ形成領域 １２ Ｎ型トランジスタ形成領域 １３、５８ ＬＯＣＯＳ １４、６０ ゲート電極 １５、５９ ゲート酸化膜 １６、６１ Ｐ型トランジスタソース・ボディ・タイ領
域 １７、６３ Ｐ型トランジスタドレイン領域 １８、６２ Ｎ型トランジスタソース・ボディ・タイ領
域 １９、６４ Ｎ型トランジスタドレイン領域 ２０ Ｎ型拡散領域 ２１ Ｐ型拡散領域 ２２、２３、２４、２５、６９ コンタクト ２６、２７、２８、２９、３０、３１、４３、４４ 接
続部 ６５、６６、６７、６８、７７、７８ 接続部 ４０、７１ 配線 ４１、７５ Ｐ型トランジスタソース領域 ４２、７６ Ｎ型トランジスタソース領域
フロントページの続き Ｆターム(参考） 5F048 AA00 AA01 AA07 AA09 AB04 AC04 BA16 BC03 BE04 BF16 BF17 BG07 5F110 AA30 BB04 CC02 DD05 DD13 DD22 EE09 EE30 FF02 FF23 GG02 GG12 GG24 GG52 HJ13 NN02 NN62 NN66

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の支持基板の上に埋め込み絶
    縁膜を介して設けられた第１導電型の半導体膜上にＣＭ
    ＯＳトランジスタを形成する半導体集積回路の製造方法
    において、トランジスタのソース領域とゲート電極下の
    ボディ領域に隣接するソース・ボディ接続領域に前記半
    導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前
    記支持基板の一部にまで達するコンタクトホールを形成
    すると共に、アライメントマークを形成する工程と、前
    記半導体膜上、前記コンタクトホール内側に熱酸化膜を
    形成する工程と、第１導電型トランジスタを形成する領
    域に、前記半導体膜上で前記埋め込み絶縁膜まで達する
    第２導電型の不純物領域を形成する工程と、前記支持基
    板上で、かつ、前記絶縁膜に対して前記第２導電型不純
    物領域と対向する部分に第２導電型の不純物領域を形成
    する工程と、素子分離を形成した後、ゲート酸化膜、ゲ
    ート電極、ソース領域、ドレイン領域を形成し、層間絶
    縁膜を成膜する工程と、前記ソース領域、前記ドレイン
    領域のコンタクトを形成すると同時に、前記コンタクト
    ホールと同心で、かつ、前記コンタクトホールを囲むサ
    イズに前記層間絶縁膜をエッチングする工程と、前記層
    間絶縁膜上に配線を形成する工程を有することを特徴と
    する半導体集積回路の製造方法。
  2. 【請求項２】 前記半導体膜の膜厚が２００〜３０００
    Åの膜厚であることを特徴とする半導体集積回路の製造
    方法。
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