KR19990004600A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리 산화막의 중앙하부에만 필드 이온주입에 의한 채널저지 영역을 형성하되, 소자분리 산화막을 형성하기 전의 통상 이온주입이나, 소자분리 산화막을 형성한 후의 고에너지 이온주입방법으로 형성하여 트랜지스터의 접합파괴전압 특성을 향상시키고, 접합누설전류를 감소시켜 디램셀의 리플레쉬 특성도 향상시킬 수 있다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 소자분리 공정시 기존의 소자분리 산화막의 중심 하부에 고농도의 불순물을 주입하되 소자분리 산화막의 버즈빅 부분에는 불순물을 주입하지 않아 소자분리 산화막의 에지 부분에서의 저장전극 접합과의 접합 누설전류를 방지하여 소자의 리플레쉬 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 트렌지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.

최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.

이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX)방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분의 면적이 크고, 경계면에 버즈빅이 생성되어 기판 스트레스에 의한 격자 결함이 발생되는 단점이 있다.

상기 LOCOS 방법에 의한 소자의 제조방법을 도 1을 참조하여 살펴보면 다음과 같다.

먼저, P형 실리콘으로된 반도체기판(10)의 표면을 열산화시켜 패드산화막(12)을 형성하고, 상기 패드 산화막(14) 상에 상기 반도체기판(10)의 소자분리 영역으로 예정된 부분을 노출시키는 질화막(14) 패턴을 형성한 후, 상기 질화막(14) 패턴을 열산화 마스크로 하여 반도체기판(10)을 소정 두께 열산화시켜 소자분리 산화막(16)을 형성한다.

그 다음 상기 소자분리 산화막(16)의 하부에 P형 불순물을 이온주입하여 채널 저지영역(18)을 형성하고, 상기 질화막(14) 패턴과 패드산화막(12)을 제거한 후, 활성영역에서 소오스/드레인 영역으로 예정되어있는 부분에 N형 불순물을 이온주입하여 고농도 불순물영역(20)을 형성한다.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 소자분리 산화막의 폭이 감소되는 경우 채널저지영역을 형성하기 위한 필드 이온주입의 도즈량을 증가시키거나 웰 또는 기판의 불순물 농도를 증가시켜야 하는데, 이 경우 소자분리 산화막의 에지 부분에서 접합파괴전압이 저하되어 소자의 신뢰성을 떨어뜨리고 누설전류가 증가되는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 소자분리 산화막의 중앙하부에만 필드 이온주입을 실시하여 채널저지영역을 형성함으로서 필드 트랜지스터의 누설 전류특성을 향상시키고, 노말 트랜지스터의 소오스/드레인 영역에서의 접합 파괴전압을 상승시키며, 필드 이온주입에 의한 트랜지스터의 소오스/드레인 영역간 누설전류를 감소시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자의 제조 공정을 설명하기위한 개략도.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체소자의 제조공정도.

도면의 주요 부분에 대한 부호의 설명

10 : 반도체기판 12 : 패드산화막

13 : 소자분리용 다결정 실리콘층 14 : 질화막

15,17 : 감광막패턴 16 : 소자분리산화막

18 : 채널저지영역 19 : 저농도불순물영역

20 : 고농도불순물영역 22 : 게이트산화막

23 : 게이트 전극 24 : 스페이서

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은, 제1도전형의 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 소자분리 열산화 마스크인 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴과 노출되어있는 패드산화막의 에지 일부를 보호하는 이온주입용 감광막 패턴을 형성하는 공정과, 상기 노출되어있는 패드산화막 하부의 반도체기판에 제1도전형의 불순물을 이온주입하여 채널저지영역을 형성하는 공정과, 상기 감광막 패턴을 제거하고, 열산화를 실시하여 소자분리 산화막을 형성하고, 상기 소자분리 산화막의 중앙하부에만 채널저지영역이 위치하도록하는 공정을 구비함에 있다.

본발명의 다른 특징은, 제1도전형의 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 소자분리 열산화 마스크인 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 소자분리 산화막 형성을 위한 마스크 보다 소자분리영역이 중심부분으로 좁게 노출시키는 이온주입 마스크를 사용하여 상기 소자분리 산화막의 중심 하부에 제1도전형의 불순물로 채널저지 영역을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도2a 내지 도2c는 본발명의 일실시예에 따른 반도체소자의 제조 공정도로서, 통상의 이온주입의 예이다.

먼저, 제1도전형, 예를 들어 P형 실리콘 웨이퍼인 반도체기판(10)상에 패드산화막(12)과 소자분리용 다결정 실리콘층(13) 및 질화막(14)을 순차적으로 형성하고, 상기 질화막(14)상에 소자분리 마스크용 제1 감광막 패턴(15)을 형성한 후, 상기 제1감광막 패턴(15)에 의해 노출되어있는 질화막(14)과 다결정 실리콘층(13)을 순차적으로 제거하여 소자분리 영역상의 패드산화막(12)을 노출시킨다. (도 2a 참조).

그 다음 상기 제1감광막 패턴(15)을 제거하고, 상기 노출되어있는 반도체기판(10)의 중심 부분을 노출시키는 필드 이온주입용 제2 감광막 패턴(17)을 형성하고, 상기 제2 감광막 패턴(17)을 통하여 노출되어있는 반도체기판(10)의 하부에 제1도전형, 예를 들어 P형 불순물을 고농도, 예를들어 10E14~10E18/㎤ 농도로 이온주입하여 채널저지영역(18)을 형성한다. (도 2b 참조).

그후, 상기 제2 감광막 패턴(17)을 제거하고, 상기 노출되어있는 반도체기판(10)을 열산화시켜 소자분리 산화막(16)을 형성하면, 상기 소자분리 산화막(16)의 중앙하부에만 채널저지 영역(18)이 위치하게 된다. (도 2c 참조).

상기에 채널저지 영역에 의해 기준의 소자분리 특성을 유지하면서, 트랜지스터의 소오스/드레인 영역간 접합누설전류가 감소된다.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체소자의 제조공정도로서, 통상의 폴리 버퍼드 LOCOS 공정과 고에너지 이온주입을 이용한 예이다.

먼저, 도2a까지의 공정을 진행한후에 상기 제1 감광막 패턴(15)을 제거하고, 열산화를 실시하여 상기 노출되어 있는 반도체기판(10)에 소자분리 산화막(16)을 형성한 후, (도 3a 참조), 상기 소자분리 산화막(16)의 중심 부분을 노출시키는 필드 이온주입용 제2 감광막 패턴(17)을 형성하고, 상기 제2 감광막 패턴(17)을 통하여 노출되어있는 소자분리 산화막(16)의 하부에 제2도전형, 예를 들어 P형 불순물을 고농도, 예를 들어 10E14~10E18/㎤ 농도로 고에너지 이온주입하여 소자분리 산화막(16)의 중앙부하부에 채널저지영역(18)을 형성한다. (도 3b 참조)

그후, 상기 감광막 패턴(17)과 질화막(14) 패턴 및 패드산화막(12)을 제거하고, 상기 반도체기판(10)상에 게이트산화막과(22)과 게이트전극(23)과 스페이서(24) 및 N형의 저농도 및 고농도불순물영역(19),(20)을 구비하는 LDD 구조의 소오스/드레인 영역을 순차적으로 형성하여 NMOS FET를 구성한다. (도 3c 참조).

상기의 NMOS FET는 접합 파괴전압과 그에 따른 접합누설전류 특성이 향상된다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 소자분리 산화막의 중앙하부에만 필드 이온주입에 의한 채널저지 영역을 형성하여 트랜지스터의 접합파괴전압 특성을 향상시키고, 접합누설전류를 감소시켜 디램셀의 리플레쉬 특성도 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 제1도전형의 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 소자분리 열산화 마스크인 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴과 노출되어있는 패드산화막의 에지 일부를 보호하는 이온주입용 감광막 패턴을 형성하는 공정과, 상기 노출되어있는 패드산화막 하부의 반도체기판에 제2도전형의 불순물을 이온주입하여 채널저지영역을 형성하는 공정과, 상기 감광막 패턴을 제거하고, 열산화를 실시하여 소자분리 산화막을 형성하고, 상기 소자분리 산화막의 중앙하부에만 채널저지영역이 위치하도록하는 공정을 구비하는 반도체소자의 제조방법.
2. 제1항에 있어서, 상기 채널저지영역 형성을 위한 이온주입을 10E14~10E18/㎤ 농도로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
3. 제1항에 있어서, 상기 패드산화막과 질화막 패턴의 사이에 다결정 실리콘층을 개재시켜 폴리 버퍼드 LOCOS 공정으로 진행하는 것을 특징으로하는 반도체 소자의 제조방법.
4. 제1도전형의 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 소자분리 열산화 마스크인 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 소자분리 산화막 형성을 위한 마스크 보다 소자분리영역이 중심부분으로 좁게 노출시키는 이온주입 마스크를 사용하여 상기 소자분리 산화막의 중심 하부에 제2도전형의 불순물로 채널저지 영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
5. 제4항에 있어서, 상기 채널저지영역 형성을 위한 이온주입을 10E14~10E18/㎤ 농도로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
6. 제4항에 있어서, 상기 패드산화막과 질화막 패턴의 사이에 다결정 실리콘층을 개재시켜 폴리 버퍼드 LOCOS 공정으로 진행하는 것을 특징으로하는 반도체소자의 제조방법.