KR960013502B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

반도체소자의 소자분리막 제조방법 Download PDF

Info

Publication number
KR960013502B1
KR960013502B1 KR1019930018816A KR930018816A KR960013502B1 KR 960013502 B1 KR960013502 B1 KR 960013502B1 KR 1019930018816 A KR1019930018816 A KR 1019930018816A KR 930018816 A KR930018816 A KR 930018816A KR 960013502 B1 KR960013502 B1 KR 960013502B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
nitride film
device isolation
channel stop
Prior art date
Application number
KR1019930018816A
Other languages
English (en)
Other versions
KR950009966A (ko
Inventor
장세억
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930018816A priority Critical patent/KR960013502B1/ko
Publication of KR950009966A publication Critical patent/KR950009966A/ko
Application granted granted Critical
Publication of KR960013502B1 publication Critical patent/KR960013502B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

내용 없음.

Description

반도체소자의 소자분리막 제조방법
제1도는 종래의 소자분리 기술을 도시한 단면도.
제2a도 내지 제2f도는 본 발명의 제1실시예에 의해 소자분리막 제조공정을 도시한 단면도.
제2a도는 피드영역을 형성한 것을 도시한 단면도.
제2b도는 소자분리산화막을 형성한 것을 도시한 단면도.
제2c도는 이온주입되지 않은 부위를 형성시키기 위한 제2질화막을 형성한 것을 도시한 단면도.
제2d도는 이온을 주입시키는 것을 도시한 단면도.
제2e도는 패드산화막 상부의 모든 적층구조를 제거한 것을 도시한 단면도.
제2f도는 열처리공정후에 채널스톱불순물의 분포상황을 도시한 것을 도신한 단면도.
제3a도 내지 제3e도는 본 발명의 제2실시예에 의해 소자분리막 제조공정을 도시한 단면도.
제3c도는 이온주입하는 것을 도시한 단면도.
제3d도는 이온주입후에 산화막까지의 상부 구조를 제거한 것을 도시한 단면도
제3e도는 산화막을 형성한 것을 도시한 단면도.
제4a도는 제3e도의 공정후에 감광막을 제거한 후에 질화막을 이방성식각하여 질화막스페이서를 형성한 것을 도시한 단면도.
제4b도는 산화막을 형성하고 채널스톱불순물영역을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 다결정실리콘 4 : 제1질화막
5 : 소자분리산화막 6 : 제2질화막
7 : 감광막패턴 8 : 산화막
10 : 필드영역 20 : 채널스톱영역
본 발명은 반도체소자의 소자분리막(field oxide layer) 제조방법에 관한 것으로, 특히 집적회로를 구성하는 개별소자를 전기적, 구조적으로 서로 분리시켜, 각각의 소자가 독자적으로 주어진 기능을 수행할 수 있도록 하기 위해 하부에 채널스토퍼(channel stopper)가 구비되는 소자분리막 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역(field oxide)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술에 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
초기의 소자분리기술은 바이폴라 집적소자가 제조되면서 이용된 접합분리(junction isolation)이고, 오늘날의 소자분리기술은 MOS IC, 즉 LSI 및 VLSI 등에 이용되는 절연물 분리방식의 LOCOS(LOCal Oxiation of Silicon)가 사용되고 있으나 LOCOS 기술을 미세화할 때 공정상 또는 전기적인 문제가 발생한다.
그중의 하나는, 소자분리 산화막(fild oxide)만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
따라서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고농도의 B 또는 BF2이온을 소자분리산화막의 하부에 주입시켜 격리효과를 보상해 주는데 이 공정을 N 채널 필드 임플란트(N-channel field implant)공정, 즉 채널스토퍼(channl stopper) 형성공정이라고 한다.
이때 채널스터퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성트랜지스터의 문턱전압(threshold voltage)을 높이는 내로우(narrow) 체널 효과를 일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압(breakdown voltage)의 감소나 접합누출의 증대등의 문제를 일으키며, 소자분리산화막의 형성후에 채널스톱불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리막의 끝부분이 손상되어 게이트산화막의 열화를 가져올 수 있다.
여기서, 이온주입이란 웨이퍼내에 B, P, As, BF2등의 불순물을 이온화상태로 주입시켜 전기적인 특성을 갖게 하는 것이다.
따라서, 본 발명은 종래의 문제점을 최소한으로 억제하기 위한 N 채널 필드임플란트(N-channel field implant) 공정, 즉 채널스토퍼(channel stopper) 형성공정에 관한 것으로, 본 발명의 제1실시예에 의하면 소자분리산화막을 형성한 후, 산화마스크인 제1질화막과 다결정실리콘을 제거하지 않는 상태에서 제2질화막을 증착해서 측벽에 두께 d 만큼의 제2질화막 측벽을 형성하고 채널스톱불순물을 주입한다.
상기 채널스톱불순물 주입은 필드영역에 한정시켜 d만큼은 주입되지 않으며 후속공정에서 열처리하여도 활성영역으로의 측면확산을 방지하는 기능을 갖게 되고 이로 인하여 종래의 문제점을 줄일 수 있으며, 이온이 주입되지 않은 d 만큼의 소자분리산화막의 끝부분에는 소자분리산화막과 게이트 산화막의 경계부분에 손상이 발생하지 않아 게이트산화막의 특성열화를 방지하는데 그 목적이 있다.
이때, 제2질화막의 두께는 300-1,000Å 범위이며, 제2질화막의 존재로 하여 BF2또는 B를 이용할 경우 50-180KeV의 이온주입에너지를 사용하여야 한다.
제3실시예에 의한 본 발명은 질화막의 응력을 완화시켜주어 기판의 결정결함발생을 억제시키는 패드산화막을 기판에 도포하고 다결정실리콘을 증착한 후, 제1질화막을 도포하고 화학증착법으로 산화막을 증착한 다음, 소자분리산화막이 형성될 영역의 산화막과 질화막을 식각하여 노출시키고 전체상부구조에 d 만큼의 제2질화막을 도포하며 채널스톱불순물을 주입한다.
이때, 제3도에서 세로로 형성된 제2질화막이 장벽역할을 하여 d 만큼은 채널스톱불순물이 주입되지 않고 화학증착법에 의한 산화층으로 인하여 제2질화막의 측벽이 충분히 높아져 장벽역할을 충실히 하며 d 의 두께를 조절함으로 인하여 채널스톱불순물을 주입하기 위한 이온주입에너지를 조절하여야 한다.
상기 이온주입공정후에 열공정을 할 때에 채널스톱불순물이 측면확산현상을 최소한으로 방지하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명은 반도체기판을 산화시켜 소정두께로 패드산화막을 형성한 후에 다결정실리콘과 질화막을 증착학 질화막과 다결정실리콘막의 일부를 식각해내어 필드영역을 형성하여 소자분리막을 형성하고 질화막을 소정두께로 증착한 다음에 감광막을 도포하고 채널스톱불순물을 주입한다.
그리고, 감광막을 제거하고 습식방법으로 제2, 제1질화막을 식각하고 건식방법으로 다결정실리콘을 식각한 다음, 습식방법으로 패드산화막을 제거하며 소자분리산화막을 형성한다.
이하, 첨부된 도면을 참조하여 채널스토퍼(channel stopper) 형성공정을 상세히 설명하기로 한다.
제1실시예 내지 제3실시예는 채널스토퍼(channel stopper) 형성공정을 도시한 것으로 N-MOS를 예로 하여 설명한 것이다.
제2a도 내지 제2f도는 본 발명의 제1실시예에 의해 채널스토퍼(channel stopper) 형성공정을 도시한 단면도이다.
제2a도는 반도체 실리콘 기판(1)을 산화시켜 실리콘산화막층, 즉 패드산화막(2)을 50-200Å로 형성한 후에 다결정실리콘(3)을 200-700Å, 제1질화막(4)을 1,500-3,000Å 정도로 증착하고 질화막(4)과 다결정실리콘(3)의 일부를 식각해내어 활성소자가 들어가지 않는 영역인 필드영역(10)를 형성한 단면도이다.
제2b도는 소자분리산화막(5)을 형성한 단면도로서 약 3,000-5,000Å 정도 두꺼운 산화막을 형성시킨다.
제2c도는 제2질화막(6)을 두께 d 만큼 예를 들어 300-1,000Å 정도로 증착한 단면도이다.
제2d도는 채널스톱 임플란트 마스크용 감광막패턴(7)을 형성한 후에 채널스톱불순물을 주입하여 채널스톱영역(20)을 형성한 단면도로서, P형 불순물인 B 또는 BF2를 주입한다.
한편, 제2c도와 같이 두께의 질화막(6)을 증착하면 채널스톱불순물을 이온주입하는 에너지는 50-180KeV 사용해야 하며 제1질화막(4)의 측벽에 증착된 질화막(6)의 두께 d 만큼은 질화막(6)이 장벽역할을 하여 이온주입이 안된다.
제2e도는 감광막패턴(7)을 제거한 후에 습식방법으로 제2, 제1질화막(6,4)을 식각하고 건식방법으로 다결 정실리콘(3)을 제거한 단면도이다.
여기서, 제2질화막(6)을 도포하는 대신에 다결정실리콘(여기서는 도시되지 않음)을 도포하고 감광막패턴(7)을 형성하여 사용할 수도 있다.
여기서, 질화막(6)대신에 다결정실리콘막을 사용할 경우, 감광막패턴(7)을 제거한 후에 다결정실리콘막을 건식식각한 다음, 습식식각으로 제1질화막(4)을 식각하고 다결정실리콘막(3)을 건식식각하면 된다.
제2f도는 열처리공정으로 더 넓게 확산된 채널스톱영역(20)이 형성됨을 도시한 단면도이다.
제3a도 내지 제3e도는 본 발명의 제2실시예에 의해 채널스토퍼 형성공정을 도시한 것이다.
제3a도는 반도체 실리콘 기판(1)을 산화시켜 실리콘산화막층, 즉 패드산화막(2)을 50-200Å로 형성한 후에 다결정실리콘막(3)을 200-700Å, 제1질화막(4)을 1,500-3,000Å, 그리고 화학증착법에 의한 산화막(8)을 500-3,000Å 정도로 차례대로 증착하고 산화막(8), 제1질화막(4), 다결정실리콘막(3)의 일부를 식각하여 필드영역(10)을 형성한다.
제3b도는 제2질화막(6)을 300-1,500Å으로 증착한 단면도이다.
제3c도는 질화막(6)의 상부에 채널스톱 임플란트 마스크용 감광막패턴(7)을 도포한 후에 필드영역(10)에 P형 채널스톱불순물인 B 또는 BF2를 주입하여 채널스톱영역(20)을 형성한 단면도로서, 산화막(8)을 첨가함으로써 제2질화막(6)의 높이가 충분히 높아졌기 때문에 제2질화막(6)의 두께 d 만큼은 이온주입되지 않는다.
제3d도는 이온주입공정후에 감광막패턴(7), 제2질화막(6) 및 산화막(8)을 차례로 식각한 단면도이다.
제3e도는 열산화공정으로 소자분리산화막(5)을 형성한 단면도로서 이공정에서 채널스톱영역(20)의 P형 불순물이 더 깊이 확산됨을 도시한다.
제4a도 및 제4b도는 본 발명의 제3실시예의 채널스토퍼 형성공정을 도시한 단면도이다.
제4a도는 제2실시예의 제3c도의 공정후에 감광막패턴(7)을 제거하고, 질화막(6)을 이방성식각하여 질화막(4)의 측벽에 d 두께만큼의 질화막 스페이서(30)를 형성한 단면도이다.
이때 산화막(8)은 질화막 스페이서(30)을 식각할 때 동시에 제거된다.
제4b도는 열산화공정으로 질화막 스페이서(30)가 형성된 상태에서 소자분리산화막(5)을 형성한 단면도로서 채널스톱 임플란트영역(20)이 더 깊게 확산된다.
이상 제4a도 및 제4b도에서 설명한 본 발명의 제3실시예에 의해 채널스토퍼(channel stopper)를 형성하면 질화막 스페이서로 인하여 본 발명의 제1, 제2실시예보다 더 좁게 소자분리산화막을 형성해 버즈빅을 줄임과 동시에 채널스토퍼의 측면확산을 줄일 수 있다.
상기한 바와 같이 본 발명의 채널스토퍼(channel stopper) 형성공정을 이용하면 활성영역으로서 측면확산을 방지함으로써 내로우채널 효과를 억제해 활성트랜지스터의 문턱전압이 높아지는 것을 억제하고, 소오스/드레인을 향해 확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압(breakdown voltage)의 감소나 접합누출의 증대 등의 문제를 방지하는 효과가 있으며, 높은 이온주입에너지를 사용할 경우에 소자분리산화막의 끝부분의 손상을 방지할 수 있어서 게이트산화막의 열화를 막을 수 있다.

Claims (9)

  1. 반도체 소자의 소자분리막 제조방법에 있어서, 반도체 기판을 산화시켜 소정두께로 패드산화막을 형성한 후, 다결정실리콘막과 질화막을 증착하고 제1질화막과 다결정실리콘막의 일부를 식각해내어 필드영역을 형성하는 공정과, 소자분리산화막을 형성하고 제2질화막을 소정두께로 증착한 후에 채널스톱 임플란트 마스크를 이용하여 채널스톱불순물을 소자분리산화막의 하부에 주입한 공정과, 감광막을 제거한 후, 습식방법으로 제2, 제1질화막을 식각하고 건식방법으로 다결정실리콘막을 식각한 다음, 습식방법으로 패드산화막을 제거하여 하부에 채널스톱영역이 구비된 소자분리산화막을 제조하는 공정을 포함하는 반도체소자 소자분리막 제조방법.
  2. 제1항에 있어서, 제2질화막을 300-1,000Å으로 증착하고, 채널스톱불순물을 이온주입하는 에너지는 50-180KeV로 하는 것을 특징으로 하는 반도체소자의 소자분리막 방법
  3. 제1항에 있어서, 필드영역을 형성하고 제2질화막을 증착하는 대신에 다결정실리콘막을 증착하는 것을 포함하는 반도체소자의 소자분리막 제조방법.
  4. 반도체소자의 소자분리막 제조방법에 있어서, 반도체기판을 산화시켜 소정두께로 패드산화막을 형성하고, 그 상부에 다결정실리콘막, 제1질화막, 및 화학증착법에 의한 산화막을 차례로 증착하는 공정과, 산화막, 제1질화막 및 다결정실리콘막의 일부를 식가하여 필드영역을 형성하는 공정과, 제2질화막을 증착하고 채널스톱 임플라튼 마스크를 이용하여 채널스톱불순물을 필드영역의 반도체기판에 주입하는 공정과, 제2질화막과 화학증착법에 의한 산화막을 제거하는 공정과, 열산화공정으로 필드영역의 반도체기판을 산화시켜 하부에 채널스톱영역이 구비된 소자분리산화막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
  5. 제4항에 있어서, 상기 채널스톱 임플란트 마스크는 필드영역 상부에 있는 제2질화막이 노출되도록 하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 제4항에 있어서, 제2질화막의 두께를 300-1,500Å으로 하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  7. 제4항에 있어서, 제2질화막의 두께에 따라 이온주입에너지를 조절하여 필드영역의 반도체기판에 채널스톱 임플란트 불순물이 주입되도록 하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  8. 제4항에 있어서, 화학증착법에 의한 산화막의 두께는 500-3,000Å으로 하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  9. 반도체소자의 소자분리막 제조방법에 있어서, 반도체기판을 산화시켜 소정두께로 패드산화막을 형성하고, 그 상부에 다결정실리콘막, 질화막, 화학증착법에 의한 산화막을 차례로 증착하는 공정과, 산화막, 제1질화막 및 다결정실리콘막의 일부를 식각하여 필드영역을 형성하는 공정과, 제2질화막을 증착하고 채널스톱 임플란트 마스크를 이용하여 채널스톱불순물을 필드영역의 반도체기판에 주입하는 공정과, 제2질화막을 이방성식각하여 질화막 스페이서를 형성하고 화학증착법에 의한 산화막을 제거하는 공정과, 열산화공정으로 필드영역의 반도체기판을 산화시켜 채널 임플란영역이 구비된 소자분리산화막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
KR1019930018816A 1993-09-17 1993-09-17 반도체소자의 소자분리막 제조방법 KR960013502B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930018816A KR960013502B1 (ko) 1993-09-17 1993-09-17 반도체소자의 소자분리막 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930018816A KR960013502B1 (ko) 1993-09-17 1993-09-17 반도체소자의 소자분리막 제조방법

Publications (2)

Publication Number Publication Date
KR950009966A KR950009966A (ko) 1995-04-26
KR960013502B1 true KR960013502B1 (ko) 1996-10-05

Family

ID=19363820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930018816A KR960013502B1 (ko) 1993-09-17 1993-09-17 반도체소자의 소자분리막 제조방법

Country Status (1)

Country Link
KR (1) KR960013502B1 (ko)

Also Published As

Publication number Publication date
KR950009966A (ko) 1995-04-26

Similar Documents

Publication Publication Date Title
KR0159075B1 (ko) 트렌치 dmos장치 및 그의 제조방법
KR19980084215A (ko) 반도체 소자의 트랜지스터 제조 방법
US5137843A (en) Isolation method for semiconductor device
KR100248506B1 (ko) 트랜지스터의 특성 개선을 위한 반도체 장치 제조 방법
KR0150105B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
KR100280520B1 (ko) 모스 트랜지스터 제조방법
KR960013502B1 (ko) 반도체소자의 소자분리막 제조방법
KR0154292B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100256813B1 (ko) 반도체소자의 소자분리방법
KR960014451B1 (ko) 반도체소자의 소자분리막 형성방법
KR100225383B1 (ko) 반도체 소자의 제조 방법
KR20000004535A (ko) 반도체소자의 소자분리절연막 형성방법
KR100264079B1 (ko) 반도체 소자 제조방법
KR910008978B1 (ko) 반도체 장치의 제조방법
KR0155827B1 (ko) 불휘발성 반도체 장치의 소자분리방법
KR100271801B1 (ko) 반도체장치의 제조방법
KR20000003574A (ko) 반도체소자의 소자분리절연막 형성방법
KR100218739B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR0156103B1 (ko) 반도체 소자의 제조방법
KR100263464B1 (ko) 반도체 소자 격리방법
KR100444315B1 (ko) 반도체소자의소자분리막형성방법
KR100400277B1 (ko) 반도체소자의 소자분리막 형성방법
KR0167231B1 (ko) 반도체장치의 격리방법
KR20030060604A (ko) 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee