KR960014451B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

내용 없음.

Description

반도체소자의 소자분리막 형성방법
제1도 내지 제7도는 본 발명의 실시예에 의한 반도체소자의 소자분리막 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자분리 산화막 2 : 산화막
3 : 질화막 5 : 다결정실리콘 스페이서
6 : 다결정실리콘 7 : 홈
8 : 필드 플레이트 10 : 반도체기판
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, LOCOS 방법으로 소자분리막을 형성하고 상층부를 식각하지 않은 다음, 소자분리막과 접하는 상층부의 측벽에 스페이서를 형성하고 상기 스페이서와 상층부를 마스크로하여 식각하여 홈을 형성한 후, 상층부를 제거하고 다결정실리콘으로 필드 플레이트를 형성함으로써, 기계적인 응력 대신에 전기적인 보안을 하여 소자가 고집적화되면서 발생하는 소자분리 특성과 누설전류를 줄여 반도체소자의 신뢰도 향상시키는 기술이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 디맨젼(dimensino)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
초기의 소자분리기술은 바이폴라 집적소자가 제조되면서 이용된 접합 분리(junction isolation)이고, 오늘날의 소자분리기술은 MOS IC, LSI 및 VLSI 등에 이용되는 절연물 분리방식의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS라고 함)와 기판에 홀을 형성한 후에 절연물질로 매립하는 트렌치(trench)법이 사용되고 있다.
상기 LOCOS 기술을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자부리 산화막으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다. 그래서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고동노의 B 또는 BF2이온을 소자분리 산화막의 하부에 주입시켜 격리효과를 보상해 주는데, 이 공정을 N채널 필드 임플란트(N-channel field implant) 공정, 즉 채널스토퍼(channel stopper) 형성공정이라고 한다.
이때 채널스토퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성영역이 좁아지며, 활성트랜지스터의 문턱전압(threshold voltage)을 높이는 내로우(narrow) 채널 효과를 일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압(breakdown voltage)의 감소나 접합누출의 증대 등의 문제를 일으키며, 소자분리산화막의 형성 후에 채널스톱 불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리막의 끝부분이 손상되어 게이트 산화막의 열화를 가져올 수 있다. 그리고, 소자분리막의 상층부는 기판과 단차를 형성하여 후속공정의 진행시 어려움이 있다. 상기한 바와 같이 소자가 감소될수록 소자분리 특성이 악화되는 것을 해결하기 위하여 소자분리산화막의 두께를 증가시키면 버즈빅이 증가하여 트랜지스터의 특성을 악화시키므로 소자분리막의 두께를 증가시키는데 한계가 있다. 그래서, 이를 해결하기 위하여 트렌치법이 사용되었다.
그러나, 트렌치법을 사용하는 경우, 반도체기판을 식각하여 트렌치를 형성하므로써, LOCOS 법에 의해 형성되는 버즈빅을 감소시키고 버즈빅에 의한 단차를 없앨 수는 있지만, 기판의 손상으로 인하여 다량의 누설전류가 발생해 소자의 신뢰성을 저하시킨다.
따라서, 본 발명에서는 소자분리막의 두께를 증가시키지 않고 소자분리 특성을 개선시키기 위하여, 소자분리 산화막의 두께를 줄이고 이에 악화되는 소자분리 특성은 소자분리산화막의 일부분을 자기정렬 기술로 홈을 형성한 다음, 상부에 다결정실리콘 플레이트(Polysilicon Plate)를 증착하여 필드플레이트로 사용함으로써 전기적인 보안을 위하여 버즈빅의 크기를 줄이는 소자분리 특성을 개선할 뿐아니라 누설 전류를 줄이는 소자분리산화막을 형성하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, LOCOS 방법으로 실리콘 기판의 상부에 산화막 및 질화막을 증착하고 소자분리영역을 개방하는 공정과, 상기 산화막을 성장시켜 소자분리산화막을 형성하는 공정과, 전체구조 상부에 다결정시리콘을 증착시키고 에치백하여 질화막의 측벽에 다결정실리콘 스페이서를 형성하는 공정과, 상기 다결정실리콘 스페이서 및 질화막을 마스크로 하여 소자분리산화막을 부분식각하여 홈을 형성하는 공정과, 상기 소자분리산화막의 상부의 산화막, 다결정실리콘 스페이서 및 질화막을 제거하는 공정과, 전체조상부에 다결정실리콘을 증착하고, 마스크를 사용한 식각공정으로 다결정실리콘을 식각하되 소자분리산화막 상부의 다결정실리콘을 증착하고, 마스크를 사용한 식각공정으로 다결정실리콘을 식각하되 소자분리산화막 상부의 다결정실리콘만 남기고 식각하여 필드 플레이트를 형성하는 공정을 포함하는데 있다.
이하, 첨부된 도면을 이용하여 본 발명을 상세히 설명하면 다음과 같다.
제1도 내지 제7도는 본 발명의 실시예로 반도체소자의 소자분리막 형성 공정을 도시한 단면도이다.
제1도는 LOCOS 공정으로 반도체기판(10)의 상부에 산화막(2)과 질화막(3)을 증착한 후, 소자분리영역을 개방한 상태이다.
제2도는 상기 소자분리영역에 산화공정으로 소자분리산화막(1)을 성장시킨 것을 도시한 단면도이다. 상기 소자분리산화막(1)의 두께는 버즈빅을 공정목표 내로 조절할 수 있을 정도로 한다.
제3도는 상기 소자분리산화막(1)를 형성한 후, 그 상부에 다결정실리콘을 증착하고 에치백하여 소자분리산화막(1)의 상부에 접한 질화막(3)의 측벽에 다결정실리콘 스페이서(5)를 형성한 것을 도시한 단면도이다.
제4도는 상기 다결정실리콘 스페이서(5)와 질화막(3)을 마스크로 하여 소자분리산화막(1)을 부분식각하여 홈(7)을 형성한 것을 도시한 단면도이다. 상기 다결정실리콘의 증착두께를 조절하여 다결정실리콘 스페이서(5)의 두께를 조절함으로써 소자분리산화막(1)의 홈(7)의 크기를 조절할 수 있다. 그리고, 소자분리산화막(1) 식각시 남아있는 소자분리산화막(1)의 두께를 조절함으로써 절연특성을 조절한다.
제5도는 상기 산화막(2), 다결정실리콘 스페이서(5) 및 질화막(3)를 제거한 것을 도시한 단면도이다.
제6도는 전체구조상부에 다결정실리콘(6)을 증착한 것으 도시한 단면도이다.
제7도는 소자분리영역의 다결정실리콘만을 남기고 제거함으로써 필드 플레이트(field plate)(8)를 형성한 것을 도시한 단면도이다. 여기서, 상기 필드 플레이트(8)는 그라운드(ground)로 바이어스(bias)하며, 그라운드된 필드 플레이트(8)는 활성영역에 가해진 전압에 의해서 나타나는 전계를 감소시켜서 소자분리 특성을 향상시킨다.
상기한 본 발명에 의하면, 종래기술로 소자분리산화막을 형성할 때 발생하는 버즈빅 및 누설전류 등에 의해 소자분리 특성이 악화되는 것을 방지하여 반도체소자의 신뢰성을 향상시키는 기술이다.

Claims (3)

  1. LOCOS 방법으로 실리콘기판의 상부에 산화막 및 질화막을 증착하고 소자 분리영역을 개방하는 공정과, 상기 산화막을 성장시켜 소자분리산화막을 형성하는 공정과, 전체구조상부에 다결정실리콘을 증착하고 에치백하여 질화막의 측벽에 다결정실리콘 스페이서를 형성하는 공정과, 상기 다결정실리콘 스페이서 및 질화막을 마스크로 하여 소자분리산화막을 부분식각하여 홈을 형성하는 공정과, 상기 소자분리산화막의 상부의 산화막, 다결정실리콘 스페이서 및 질화막을 제거하는 공정과, 전체구조상부에 다결정실리콘을 증착하고, 마스크를 사용한 식각공정으로 다결정실리콘을 식각하되 소자분리산화막상의 다결정실리콘만 남기고 식각하여 필드 플레이트를 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 홈의 크기는 다결정실리콘 스페이서를 형성하는 다결정실리콘의 증착두께로 조정하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제2항에 있어서, 상기 홈의 깊이는 소자분리산화막의 절연특성에 따라 조절하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
KR1019930028879A 1993-12-21 1993-12-21 반도체소자의 소자분리막 형성방법 KR960014451B1 (ko)

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