CN1322576C - 制造半导体集成电路的方法 - Google Patents

制造半导体集成电路的方法 Download PDF

Info

Publication number
CN1322576C
CN1322576C CNB021428166A CN02142816A CN1322576C CN 1322576 C CN1322576 C CN 1322576C CN B021428166 A CNB021428166 A CN B021428166A CN 02142816 A CN02142816 A CN 02142816A CN 1322576 C CN1322576 C CN 1322576C
Authority
CN
China
Prior art keywords
conductivity
film
support substrates
semiconductor film
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021428166A
Other languages
English (en)
Other versions
CN1409387A (zh
Inventor
吉田宜史
和气美和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1409387A publication Critical patent/CN1409387A/zh
Application granted granted Critical
Publication of CN1322576C publication Critical patent/CN1322576C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体集成电路，其中即使支撑衬底的电位被固定，也不会出现电路计时的改变或驱动能力的变化。按照本发明的制造半导体集成电路的方法包括：在晶体管的源-体-结区域中形成接触孔，使得接触孔穿过支撑衬底上的半导体膜和埋置绝缘膜到达支撑衬底的一部分；形成热氧化膜；在即将形成第一导电性的晶体管的区域中形成第二导电性的杂质区，其到达半导体膜上的埋置绝缘膜；在支撑衬底上的一部分中形成第二导电性的杂质区，使第二导电性的杂质区关于绝缘膜相对；腐蚀层间绝缘膜以致与接触孔同中心并具有环绕接触孔的尺寸。

Description

制造半导体集成电路的方法
技术领域
本发明涉及具有一种结构的晶体管的制造方法，该结构防止埋置绝缘膜下方的支撑衬底的电位严重影响在SOI晶片上形成的晶体管的特性。具体地，本发明涉及一种所谓的源-体-结(source-body-tie)晶体管，其中在晶体管的源区附近设置源-体-结的区域。
背景技术
图5A-5D和图6A-6C说明一种制造常规SOI晶体管的方法，图7A和7B是常规SOI晶体管的结构平面图和剖面图。这里，利用晶片形成晶体管，其中通过埋置绝缘膜在P型支撑衬底上形成P型半导体膜51。在半导体膜51中由LOCOS 58环绕并到达埋置绝缘膜的区域中形成常规SOI晶体管，如图7A和7B所示，并且每个晶体管由LOCOS 58完全隔离。在N型晶体管的情况下，由于半导体膜51为P型，所以通过将N型离子掺杂到源区/漏区64和76形成晶体管。另一方面，在P型晶体管的情况下，在半导体膜51保持在N型的条件下，通过将N型离子掺杂到由LOCOS 58环绕的半导体膜51中并将P型离子掺杂到源区/漏区63和75中形成晶体管。如图5A-5D所示，根据制造方法，首先进行构图和腐蚀以至在晶片上刻印出对准标记并形成热氧化膜54，并在其上提供抗蚀剂56。然后，进行对准并曝光，为了阱的注入目的进行构图。然后，利用抗蚀剂6作为掩模注入离子形成阱55。此时，控制离子注入能量以使半导体能够具有一种浓度分布的峰值。然后，进行热处理，由此激活并扩散注入的离子。然后，氮化物膜57被形成、构图，并热氧化以形成LOCOS 58。此时，进行热氧化以致LOCOS 58到达埋置绝缘膜52。在形成LOCOS 58后，形成栅氧化膜59，形成栅电极60，并将离子注入到晶体管的源区/漏区63、64、75和76以及源-体-结的区域61和62，由此形成层间绝缘膜70。构图并腐蚀层间绝缘膜70以形成栅电极60、源区/漏区63、64、75和76以及源-体-结的区域61和62的接触。
在支撑衬底53和半导体膜51之间设置绝缘膜52，以致使支撑衬底53的电位浮置。在SOI晶体管中，支撑衬底53的电位影响晶体管的特性，以致需要固定支撑衬底53的电位。支撑衬底53的电位设置如下：支撑衬底53通过导电粘结剂在封装中安装时被附着到导电基底，并且电位取自基底。一般地，支撑衬底连接到接地端或电源电压端。
还有另外一种从半导体膜一侧获取支撑衬底一侧的电位的方法。具体地，设置通孔以便通过半导体膜51和埋置绝缘膜52到达支撑衬底53的一部分，由此获得电位。在此情况下，以与获得体晶体管的衬底电位的相同方法，在晶体管的周围提供接触，获得支撑衬底53的电位。
根据形成SOI晶体管的常规方法，由于在支撑衬底和半导体膜之间存在埋置绝缘膜，因此半导体膜上的晶体管就不电连接到支撑衬底，支撑衬底的电位就浮置。然而，在完全耗尽型SOI晶体管等中，在厚度方向半导体膜完全耗尽并且耗尽区到达埋置绝缘膜。因此，支撑衬底的电位就严重影响晶体管的特性，支撑衬底电位的变化显示出与体晶体管的背栅效应(back gate effect)一样的特性。
因此，需要固定支撑衬底的电位。通常，根据固定支撑衬底的电位的方法，支撑衬底通过导电粘结剂在封装中的安装时被附着到导电基底，并且固定基底的电位，由此固定支撑衬底的电位。支撑衬底的电位被连接到接地端或电源电压端。
在通过上述连接方法固定支撑衬底的电位的情况下，所有在支撑衬底上的半导体膜上形成的晶体管的背栅电压(back gate voltage)都一样。因此，任何一P型或N型晶体管提供有背栅电压。例如，假设在由P型支撑衬底和P型半导体膜组成的晶片上形成倒相器电路。如果假设支撑衬底的电位设置为地电位，倒相器电路的N型晶体管的状态就与没有提供背栅电压的状态相同；然而，它的P型晶体管的状态就与提供等于电源电压的背栅电压的状态相同。因此，即使在电路设计中结合了阈值电压和电流驱动能力，晶体管的阈值电压也会改变为电源电压，这就产生电路计时的改变和驱动能力的变化。
具体地在电压调整器和电压检测器中，即使电源电压改变，需要连续输出恒定电压并保持恒定电压的检测。当在这种IC中采用上述SOI晶体管的情况下，就存在一个问题，使得由于电源电压波动引起输出电压波动和检测电压波动。
此外，作为从半导体膜一侧获取支撑衬底一侧的电位的方法，存在一种通过提供穿过半导体膜和埋置绝缘膜到达支撑衬底的一部分的通孔获得电位的方法。在此情况下，在晶体管的周围提供通孔-接触(through-contact)，电源电压端连接到接地端以固定支撑衬底的电位。然而，常规的SOI器件具有一种非闭锁结构。因此，就不必提供晶体管的保护环，这就具有减少面积的效果。然而，根据在晶体管的周围提供通孔-接触以便固定支撑衬底的电位的方法，降低了减少SOI器件面积的效果。
此外，根据在晶体管的周围提供通孔-接触以便固定支撑衬底的电位的制造方法，就需要形成穿过半导体膜和埋置绝缘膜的到达支撑衬底的一部分的通孔，结果增加了制造步骤的数量。
此外，在SOI晶体管中，存在一种晶体管，其中将支撑衬底作为栅电极，埋置绝缘膜作为栅氧化膜。因此，在如同上述实例中的倒相器电路中，在提供有背栅电压的P型晶体管中，当电源电压增加时，在半导体膜和埋置绝缘膜的界面形成沟道，这不利于允许电流流过其间。
发明内容
因此，根据前述的观点，本发明的一个目的是提供一种半导体集成电路，其中即使固定了支撑衬底的电位，也不会改变电路的计时，并且驱动能力也不变化。
根据本发明，提供一种制造半导体集成电路的方法，其中在第一导电性的支撑衬底上通过埋置绝缘膜提供的第一导电性的半导体膜上形成CMOS晶体管，该方法包括：
在邻接体区的源-体-结的区域形成接触孔，该体区在晶体管的源区和栅区之下，以致接触孔穿过支撑衬底上的半导体膜和埋置绝缘膜到达支撑衬底的一部分，同时形成对准标记；
在所述半导体膜上和所述接触孔的内侧上形成热氧化膜；
在即将形成第一导电性的晶体管的区域中形成第一个第二导电性的杂质区，在即将形成第一导电性的晶体管的区域中形成第一个第二导电性的杂质区，其到达半导体膜下的埋置绝缘膜；
在支撑衬底的一部分中形成第二个第二导电性的杂质区，所述第二个第二导电性的杂质区与所述第一个第二导电性的杂质区关于所述埋置绝缘膜相对；
在隔离元件后形成栅氧化膜、栅电极、源区和漏区，并形成层间绝缘膜；形成源区和漏区的接触，同时，腐蚀层间绝缘膜，以使所述层间绝缘膜与所述接触孔同中心并具有环绕所述接触孔的尺寸；以及
在所述层间绝缘膜上形成布线。
根据本发明的上述方法，在所述半导体膜上形成的晶体管中，源区的电位变得与支撑衬底一侧的一位置处的电位相同，该位置为使晶体管与埋置绝缘膜相对的位置。这导致这样一种结构，其中第一导电性的晶体管和第二导电性的晶体管不提供有背栅电压，由于电源电压的波动阈值电压波动。这种结构消除了电路计时改变和驱动能力变化的不便。具体地，在电压调整器和电压检测器中，输出电压就防止了由于电源电压的波动引起的波动，检测电压就防止了被波动。
此外，在根据本发明的SOI晶体管中，有一个晶体管，其中支撑衬底作为栅电极，埋置绝缘膜作为栅氧化膜。因此，在如同上述实例的倒相器电路中，在提供有背栅的P型晶体管中，当电源电压增加时，在半导体膜和埋置绝缘膜的界面处形成沟道，其不利于允许电流通过。然而，在根据本发明的SOI晶体管中，并不提供背栅。这就消除了当电源电压增加时在半导体膜和埋置绝缘膜的界面处形成沟道不利于允许电流通过其间的不便。
此外，在根据本发明的SOI晶体管中，在源-体-结区域中提供到支撑衬底的通孔接触。因此，可以有效地减少SOI器件的面积。此外，形成根据本发明的通孔接触的同时形成对准标记。因此，与传统的形成到支撑衬底的通孔接触的工艺相比，具有减少工艺数量的效果。
本领域的普通技术人员在阅读和理解下面的参照附图的详细说明的基础上，本发明的这些和其它优点将变得明显。
附图说明
图1A-1E是说明本发明的制造方法的工艺流程图；
图2A-2D是说明本发明的制造方法的工艺流程图；
图3是说明本发明的制造方法的工艺流程图；
图4A和4B是示出通过本发明的制造方法制造的晶体管结构的顶视图和剖面图；
图5A-5D是说明传统的制造方法的工艺流程图；
图6A-6C是说明传统的制造方法的工艺流程图；
图7A和7B是示出通过传统的制造方法制造的晶体管结构的顶视图和剖面图。
具体实施方式
将参照图1A-1E到4A和4B借助实施例描述本发明。本发明中描述的晶体管具有源-体-结结构，如图4A的顶视图所示。在此顶视图中，未示出布线40。图4B中的晶体管的剖面图是沿图4A中的A-A线，因此示出了源-体-结的区域16、18和漏区17、19。
在本发明的实施例中描述的制造半导体集成电路的方法中，将描述经过埋置的氧化膜在P型支撑衬底上形成的P型半导体膜上形成N型晶体管和P型晶体管的方法。然而，这还将提供一种经过埋置的氧化膜在N型支撑衬底上形成的N型半导体膜上形成晶体管的方法。
此后，将描述根据本发明的制造半导体集成电路的方法。
如图1A所示，构图SOI晶片，该SOI晶片具有经过埋置绝缘膜2在支撑衬底3上提供的半导体膜1(厚度：200-3000)。通过干法腐蚀或湿法腐蚀在SOI晶片中形成接触孔4以致穿过半导体膜1和埋置绝缘膜2到达支撑衬底3的一部分。尽管在图1B中未示出，同样形成对准标记以便穿过半导体膜1和埋置绝缘膜2到达支撑衬底3的一部分，同时形成接触孔4。用于形成对准标记的方法的实例包括不同于采用热氧化工艺的形成步骤。在本发明中的具有半导体膜1(厚度：200-3000)的SOI晶片中，应当考虑在制造CMOS期间失去对准标记。为了避免这种情况，需要形成到达支撑衬底3的对准标记。因此，本发明的特征在于，同时形成接触孔4和对准标记。
然后，形成厚度为大约100的热氧化膜5(图1C)。形成热氧化膜5用于在下一步骤中形成氮化物膜10，当注入用于阱的离子时减少衬底的损伤，并在形成LOCOS 13之后去除氮化物膜10时防止溶液与硅(支撑衬底3和半导体膜1)接触。通常地，在制造CMOS的工艺中首先形成热氧化膜5。然而，本发明的制造方法的特征在于，在形成接触孔4之后形成热氧化膜5。如果在形成热氧化膜5之后形成接触孔4，在随后的工艺中就在接触孔4中暴露硅。因此，在形成氮化物膜10期间就导致不便，当为阱注入离子时就损伤衬底，在形成LOCOS 13之后去除氮化物膜10时溶液就产生与硅(支撑衬底3和半导体膜1)的接触，等等。因此，重要的是在形成热氧化膜5之前形成接触孔4。
然后，用热氧化膜5上的抗蚀剂6进行构图，形成用于阱7的注入离子的开口。如图1D所示，利用抗蚀剂6作为掩模穿过热氧化膜5注入离子。因为这样，离子仅被注入到抗蚀剂6的开口中。此时，调整离子注入的能量以致在半导体膜1中获得浓度分布的峰值。
然后，如图1E所示，利用同一抗蚀剂6作为掩模，将用于第二阱8的离子注入到与阱7相对的的支撑衬底3中，埋置绝缘膜2插入其间。调整注入能量，以致在支撑衬底3上从支撑衬底3和埋置绝缘膜2之间的界面侧获得浓度分布的峰值。关于半导体膜1的厚度和离子注入的能量之间的关系，当半导体膜1的厚度增加时，第二阱8的离子注入的能量就增加，相应地离子注入期间就增大半导体膜1的损伤。此外，在通过氧离子注入形成SOI晶片的情况下，半导体膜1的厚度基本上与埋置绝缘膜2的厚度相同。因此，第二阱8的离子注入能量就进一步增加。鉴于此，优选半导体膜1的厚度较薄。当第二阱8的离子注入能量等于或大于500keV时，由于损伤器件特性退化。因此期望半导体膜1的厚度等于或小于3000。
然后，形成LOCOS 13。在其上去除了抗蚀剂6的热氧化膜5上形成厚度为大约1600的氮化物膜10。然后，进行对准和曝光，并构图LOCOS 13。腐蚀氮化物膜10以形成LOCOS形成部分(图2A)。图2A示出了在P型晶体管区11和N型晶体管区12上形成热氧化膜5和氮化物膜10的掩模的状态。所得到的晶片放置在热氧化炉中，形成LOCOS13，如图2B所示。设置LOCOS 13的厚度使得LOCOS 13到达支撑衬底3上的埋置绝缘膜2。这里，在该热氧化期间同时激活阱7和第二阱8。在形成LOCOS 13之后，去除氮化物膜10，并去除除了LOCOS 13以外部分中的氧化膜，由此进行栅的氧化。
以与CMOS的常规制造工艺的相同方法进行随后工艺。如图2C所示，在形成多晶硅之后，进行对准并曝光，构图栅电极14。然后，用干法腐蚀腐蚀多晶硅以形成栅电极14。然后，氧化多晶硅，进行N型和P型源区/漏区的离子注入，并形成层间绝缘膜35。
然后，形成晶体管的源区/漏区的接触。如图2D所示，将抗蚀剂提供到层间绝缘膜35，进行对准并曝光，由此进行接触的构图和腐蚀。根据本发明有两种接触。一种是用于与常规晶体管的源区/漏区的接触的相同的方式从源区/漏区获取电位的接触。另一种是源-体-结的接触。本发明的源-体-结的接触同时获得源-体-结区域16、18的电位以及支撑衬底3(或第二阱8)的电位。
通过将层间绝缘膜35和栅氧化膜15腐蚀到半导体膜1的一部分形成与常规晶体管的源区/漏区的相同的接触，如图2D所示。因此，P型晶体管的漏区17被连接到连接部分28处的接触23，并且N型晶体管的漏区19被连接到连接部分29处的接触25，如图2D所示。尽管在图2D中未示出，P型晶体管的源区41连接到连接部分43处的接触，并且N型晶体管的源区42连接到连接部分44处的接触。
另一方面，定位同时地取出源-体-结区域16、18的电位和支撑衬底3(或第二阱8)的电位的接触以便环绕接触孔4并具有大于接触孔4的尺寸。由于这样，图2D中示出的P型晶体管的接触22被连接到连接部分26处的源-体-结的区域16，并通过N型扩散区20和连接部分31连接到第二阱8。此外，N型晶体管的接触24被连接到连接部分27处的源-体-结的区域18，并通过P型扩散区21和连接部分30连接到支撑衬底3。本发明的特征如下。由于定位了源-体-结的区域的接触以便环绕接触孔4并具有大于接触孔4的尺寸，所以可以将晶体管的源区41、42、它的体区和支撑衬底3(或第二阱8)的电位形成为相同的电位。
然后，如图3所示，形成金属，提供抗蚀剂，进行对准并曝光，由此实施布线的构图和腐蚀。此后，在布线上形成保护膜，形成接合垫直至完成半导体集成电路。
根据本发明，绝缘膜上的半导体膜1的厚度设置为200-3000。其原因如下。在上述提及的工艺中，通过热氧化形成大约300厚度的氧化膜。因此，为了在半导体膜1上形成MOS晶体管，需要半导体膜1的厚度至少为200。另一方面，如果半导体膜1厚，第二阱8的离子注入能量就增加，这相应地增大由于离子注入对半导体膜1的损伤。因此，半导体膜1的厚度为大约3000。
通过采用上述制造方法，就可以容易地将晶体管的源区41、42、它的体区以及支撑衬底3(或第二阱8)的电位形成为相同的电位。具体地，通过限制工艺的次序(形成接触孔→热氧化)，就可以在对半导体膜1和支撑衬底3没有任何损伤的情况下形成接触孔4。此外，形成接触孔4的同时刻印出对准标记。因此，减少了步骤的数量。
此外，通过保持晶体管的源区、它的体区以及支撑衬底3(或第二阱8)的电位，就不用施加背栅电压到每个晶体管。这就消除了不便，即由于电源电压的波动引起的每个晶体管的阈值波动导致电路计时改变和驱动能力的变化。在电压调整器和电压检测器中，具体地，上述结构消除了由于电源电压的波动引起的输出电压波动并且检测电压波动的不便。
此外，从结构观察SOI晶体管，存在一种晶体管，其中支撑衬底作为栅电极，埋置绝缘膜作为栅氧化膜。因此，当电源电压增加时，在半导体膜和埋置绝缘膜的界面处形成沟道，这不利于允许电流流过其间。然而，在根据本发明的SOI晶体管中，不施用供背栅电压，这消除了当电源电压增加时在半导体膜和埋置绝缘膜的界面处形成沟道的不便，允许电流穿过其间。
此外，在根据本发明的SOI晶体管中，在源-体-结的区域中提供到支撑衬底的通孔接触。因此，可以有效地减少SOI器件的面积。
在上述实例中实施本发明，并且本发明具有下列效果。
一种根据本发明的制造半导体集成电路的方法，其中在第一导电性的支撑衬底上经过埋置绝缘膜提供的第一导电性的半导体膜上形成CMOS晶体管，该方法包括：
在邻接体区的源-体-结的区域中形成接触孔，该体区在晶体管的源区和栅极区之下，以致接触孔穿过支撑衬底上的半导体膜和埋置绝缘膜到达支撑衬底的一部分，同时形成对准标记；
在半导体膜上的接触孔的内侧上形成热氧化膜；
在即将形成第一导电性的晶体管的区域中形成第二导电性的杂质区，其到达半导体膜上的埋置绝缘膜；
在支撑衬底上的一部分中形成第二导电性的杂质区，并使第二导电性的杂质区关于绝缘膜相对；
在隔离元件后形成栅氧化膜、栅电极、源区和漏区，并形成层间绝缘膜；
形成源区和漏区的接触，同时，腐蚀层间绝缘膜以便与接触孔同中心并具有环绕接触孔的尺寸；以及
在层间绝缘膜上形成布线。
结果，在半导体膜上形成的晶体管中，源区的电位和支撑衬底一侧与埋置绝缘膜相对的晶体管的位置处的电位就变得相同。因此，第一导电性的晶体管和第二导电性的晶体管就不必提供背栅电压。这消除了这样的不便，即由于电源电压的波动引起的阈值电压波动、电路计时改变和驱动能力变化。在电压调整器和电压检测器中，具体地，此结构消除了这样的不便，即由于电源电压的波动引起的输出电压波动和检测电压波动。
此外，从结构观察SOI晶体管，存在一种晶体管，其中支撑衬底作为栅电极，埋置绝缘膜作为栅氧化膜。因此，如同上述实例中的倒相器电路，在提供有背栅电压的P型晶体管中，当电源电压增加时，在半导体膜和埋置绝缘膜的界面处形成沟道，这不利于允许电流流过其间。然而，在根据本发明的SOI晶体管中，不施加背栅电压。此结构消除了这样的不便，即当电源电压增加时，在半导体膜和埋置绝缘膜的界面处形成沟道，不利于电流穿过其间。
此外，在根据本发明的SOI晶体管中，在源-体-结的区域中提供到支撑衬底的通孔接触。因此，可以有效地减少SOI器件的面积。此外，形成根据本发明的通孔接触的同时，形成对准标记。因此，与形成到支撑衬底的通孔接触的常规工艺相比，具有减少步骤数量的效果。
在不脱离本发明的范围和精神下，本领域普通技术人员对其他的各种修改将变得明显并容易地进行。因此，不希望将附加于此的权利要求书的范围限制于前述的说明书，而权利要求书应当是更广泛的解释。

Claims (2)

1.  一种制造半导体集成电路的方法，其中在第一导电性的支撑衬底上经过埋置绝缘膜提供的第一导电性的半导体膜上形成CMOS晶体管，该方法包括：
在邻接体区的源-体-结的区域中形成接触孔，该体区在晶体管的源区和栅区之下，以致接触孔穿过支撑衬底上的半导体膜和埋置绝缘膜到达支撑衬底的一部分，同时形成对准标记；
在所述半导体膜上和所述接触孔的内侧上形成热氧化膜；
在即将形成第一导电性的晶体管的区域中形成第一个第二导电性的杂质区，其到达半导体膜下的埋置绝缘膜；
在支撑衬底的一部分中形成第二个第二导电性的杂质区，所述第二个第二导电性的杂质区与所述第一个第二导电性的杂质区关于所述埋置绝缘膜相对；
在隔离元件后形成栅氧化膜、栅电极、源区和漏区，并形成层间绝缘膜；
形成源区和漏区的接触，同时，腐蚀层间绝缘膜，以使所述层间绝缘膜与所述接触孔同中心并具有环绕所述接触孔的尺寸；以及
在所述层间绝缘膜上形成布线。
2.根据权利要求1的制造半导体集成电路的方法，其中所述半导体膜的厚度为200-3000的范围。
CNB021428166A 2001-09-18 2002-09-18 制造半导体集成电路的方法 Expired - Fee Related CN1322576C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP283201/01 2001-09-18
JP283201/2001 2001-09-18
JP2001283201A JP4499967B2 (ja) 2001-09-18 2001-09-18 半導体集積回路の製造方法

Publications (2)

Publication Number Publication Date
CN1409387A CN1409387A (zh) 2003-04-09
CN1322576C true CN1322576C (zh) 2007-06-20

Family

ID=19106729

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021428166A Expired - Fee Related CN1322576C (zh) 2001-09-18 2002-09-18 制造半导体集成电路的方法

Country Status (5)

Country Link
US (1) US6740551B2 (zh)
JP (1) JP4499967B2 (zh)
KR (1) KR100894193B1 (zh)
CN (1) CN1322576C (zh)
TW (1) TW564522B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
JP2008177273A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8420460B2 (en) 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964467B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Method, structure and design structure for customizing history effects of soi circuits
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
CN102456737B (zh) * 2010-10-27 2016-03-30 中国科学院微电子研究所 半导体结构及其制造方法
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102983116B (zh) * 2011-09-07 2015-09-30 中国科学院微电子研究所 半导体衬底、具有该半导体衬底的集成电路及其制造方法
CN103377946B (zh) * 2012-04-28 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104347509B (zh) * 2013-08-01 2017-05-31 北大方正集团有限公司 Cmos器件制造方法及cmos器件
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
DE102018124703A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zur Herstellung derselben

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041511A (ja) * 1996-07-19 1998-02-13 Hitachi Ltd Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
CN1196582A (zh) * 1997-04-17 1998-10-21 日本电气株式会社 半导体装置
US5945712A (en) * 1996-06-29 1999-08-31 Hyundai Electronics Industries Co., Ltd. Semiconductor device having a SOI structure with substrate bias formed through the insulator and in contact with one of the active diffusion layers
US6180985B1 (en) * 1998-12-30 2001-01-30 Hyundai Electronics Industries Co., Ltd. SOI device and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006668B1 (ko) * 1984-11-22 1994-07-25 가부시끼가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치의 제조방법
JPH03171663A (ja) * 1989-11-29 1991-07-25 Toshiba Corp 半導体記憶装置およびその製造方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3229012B2 (ja) * 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
ES2102051T3 (es) * 1992-07-08 1997-07-16 Smart Pen Inc Aparato y metodo para formar una imagen de informacion escrita.
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
JP3439493B2 (ja) * 1992-12-01 2003-08-25 沖電気工業株式会社 半導体記憶装置の製造方法
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP3111948B2 (ja) * 1997-10-31 2000-11-27 日本電気株式会社 半導体集積回路
US6451633B1 (en) * 1998-11-20 2002-09-17 Seiko Instruments Inc. Method for manufacturing semiconductor integrated circuit
JP2000156508A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置の製造方法
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
JP2000156507A (ja) * 1998-11-20 2000-06-06 Seiko Instruments Inc 半導体装置
US6358785B1 (en) * 2000-06-06 2002-03-19 Lucent Technologies, Inc. Method for forming shallow trench isolation structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945712A (en) * 1996-06-29 1999-08-31 Hyundai Electronics Industries Co., Ltd. Semiconductor device having a SOI structure with substrate bias formed through the insulator and in contact with one of the active diffusion layers
JPH1041511A (ja) * 1996-07-19 1998-02-13 Hitachi Ltd Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
CN1196582A (zh) * 1997-04-17 1998-10-21 日本电气株式会社 半导体装置
US6180985B1 (en) * 1998-12-30 2001-01-30 Hyundai Electronics Industries Co., Ltd. SOI device and method for fabricating the same

Also Published As

Publication number Publication date
JP2003092408A (ja) 2003-03-28
KR20030024639A (ko) 2003-03-26
US6740551B2 (en) 2004-05-25
US20030054594A1 (en) 2003-03-20
JP4499967B2 (ja) 2010-07-14
KR100894193B1 (ko) 2009-04-22
CN1409387A (zh) 2003-04-09
TW564522B (en) 2003-12-01

Similar Documents

Publication Publication Date Title
CN1322576C (zh) 制造半导体集成电路的方法
US5366916A (en) Method of making a high voltage implanted channel device for VLSI and ULSI processes
US8507982B2 (en) Semiconductor device and method for fabricating the same
KR100285795B1 (ko) 반도체 장치
US7649222B2 (en) Semiconductor device
CN100341140C (zh) 半导体器件及其制造方法
US5045966A (en) Method for forming capacitor using FET process and structure formed by same
KR100584969B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
JP2003243666A (ja) 半導体集積回路の構造及びその製造方法
CN101853860A (zh) 集成半导体设备和制造该集成半导体设备的方法
KR0142118B1 (ko) 반도체 메모리 소자 제조방법
US7157772B2 (en) Semiconductor device and method of fabricating the same
KR19990087022A (ko) 반도체 장치의 제조 방법
US6281080B1 (en) Fabrication method in improving ESD ability and vertical BJT gain
KR19990051079A (ko) 절연막 경사식각을 이용한 전력소자 제조방법
KR100192973B1 (ko) 경사진 게이트 산화막을 갖는 전력용 모스 소자및그제조방법
JP2550702B2 (ja) 電力用半導体素子
KR100238376B1 (ko) 정전기 방지용 트랜지스터 및 그 제조방법
US20240030321A1 (en) Semiconductor device and method of manufacturing the same
JP2004071677A (ja) 半導体装置およびその製造方法
KR0151198B1 (ko) 반도체소자 및 그 제조방법
KR930007757B1 (ko) Mos 트랜지스터의 제조방법
KR100539961B1 (ko) 고전력 트렌치 모스 전계 트랜지스터
US6440782B1 (en) Radiation-hard silicon cryo-CMOS process suitable for charge-coupled devices, and a device made according to this process
KR100192327B1 (ko) 이에스디 보호회로의 구조 및 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160307

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CP01 Change in the name or title of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070620

Termination date: 20200918

CF01 Termination of patent right due to non-payment of annual fee