KR100539961B1 - 고전력 트렌치 모스 전계 트랜지스터 - Google Patents

Abstract

본 발명은 고전력 트렌치 모스 전계 트랜지스터에 관한 것으로, 소오스와 일부 중첩되면서 소오스용 금속배선에 전기적으로 연결되도록 필드 플레이트층을 구비시키므로, 고전압을 가했을 때 드레인부에 높은 전압 인가에 따른 고전계 발생으로 인한 P-N 접합 파괴 현상을 방지할 수 있다.

Description

고전력 트렌치 모스 전계 트랜지스터{High power trench MOSFET}

본 발명은 고전력 트렌치 모스 전계 트랜지스터에 관한 것으로, 특히 고전압을 가했을 때 드레인부에 높은 전압 인가에 따른 고전계 발생으로 인한 P-N 접합 파괴 현상을 방지할 수 있는 고전력 트렌치 모스 전계 트랜지스터에 관한 것이다.

일반적으로 높은 동작전압을 갖는 모터 드라이브 IC나, LCD 게이트 드라이브 IC등과 같은 고전력 반도체 집적회로(power IC)는 논리제어를 담당하는 저전압 구동회로와 출력단 부분에 높은 구동전압을 갖는 고전압 구동회로가 복합되어 있으며, 고전압 구동 부분은 높은 브레이크다운 전압이 요구되는 고전력 모스 전계 트랜지스터가 적용되고 있다. 또한 최근에는 고전력의 스위칭 제품 등이 늘어나는 추세에 있어 신뢰성 있는 고전력 모스 전계 트랜지스터가 요구되고 있다.

도 1은 종래 고전력 모스 전계 트랜지스터의 단면도이다. 고전력 모스 전계 트랜지스터는 반도체 기판(11) 상에 형성된 에피-층(epi-layer)과, 에피-층의 내부에 형성된 드레인(12)과, 드레인(12) 까지 형성된 트렌치 내에 형성된 게이트 산화막(14) 및 게이트(15)와, 에피-층의 표면부에서 게이트(15) 상부와 일부 중첩되도록 형성된 소오스(13)와, 전체 구조상에 형성된 층간 절연막(16)의 일부분을 식각한 후 소오스(13)와 전기적으로 연결되도록 형성된 소오스용 금속배선(17)으로 구성된다.

상기한 종래 고전력 모스 전계 트랜지스터는 100V 이상의 동작 전압이 가해졌을 때, 드레인(12)에 높은 전압이 인가됨에 따라 고전계(high-electric field) 발생으로 인하여 드레인 P-N 접합 파괴 현상이 일어나 소자의 전기적 특성을 저하시키게 되는 문제가 있다. 드레인 P-N 접합 파괴 현상은 드레인 전계 군집(drain field crowding) 발생으로 인하여 도 1의 'A'부분 처럼 공핍층(depletion layer; DL)이 줄어듦에 따라 발생된다.

이러한 드레인 P-N 접합 파괴 현상 방지하기 위하여 에피-층의 두께를 두껍게 하는 방안이 있는데, 두께가 두꺼워 질수록 에피 웨이퍼 제조 공정이 어려워지고 원가 경쟁력이 약화되는 문제가 있다. 이에 따라 드레인 P-N 접합 파괴 현상을 방지하면서 공정의 단순화를 통해 원가 경쟁력에도 앞설 수 있는 고전력 모스 전계 트랜지스터가 요구되어 지고 있다.

따라서 본 발명은 단순 공정을 통해 P-N 접합 파괴 현상을 방지할 수 있는 고전력 트렌치 모스 전계 트랜지스터를 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 측면에 따른 고전력 트렌치 모스 전계 트랜지스터는 반도체 기판; 상기 반도체 기판의 트렌치에 형성된 게이트; 상기 게이트의 하부 쪽에 형성된 드레인; 상기 게이트의 상부 쪽에 형성된 소오스; 상기 소오스와 전기적으로 연결된 소오스용 금속배선; 및 상기 소오스와 일부 중첩되면서 상기 소오스용 금속배선에 전기적으로 연결된 필드 플레이트층을 포함하여 구성된다.

상기 필드 플레이트층은 외부에 인가된 전압에 따라 극성이 빠르게 반응하는 물질로 형성한다.

상기 필드 플레이트층은 도프트 폴리실리콘이나 Al-Cu로 형성한다.

상기 필드 플레이트층은 높은 동작 전압 인가 시에 공핍층이 상기 소오스로부터 바깥쪽으로 확장되어 P-N 접합부의 전계를 완화시킨다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.

도 2는 본 발명의 실시예에 따른 고전력 트렌치 모스 전계 트랜지스터의 단면도이다.

도 2를 참조하면, 고전력 모스 전계 트랜지스터는 반도체 기판(21) 상에 형성된 에피-층(epi-layer)과, 에피-층의 내부에 형성된 드레인(22)과, 드레인(12) 까지 형성된 트렌치 내에 형성된 게이트 산화막(24) 및 게이트(25)와, 에피-층의 표면부에서 게이트(25) 상부와 일부 중첩되도록 형성된 소오스(23)와, 전체 구조상에 형성된 층간 절연막(26)의 일부분을 식각한 후 소오스(23)와 전기적으로 연결되도록 형성된 소오스용 금속배선(27)을 기본 구성으로 하되, 소오스(23)와 일부 중첩되면서 소오스용 금속배선(27)에 전기적으로 연결되도록 구비된 필드 플레이트층(field plate layer; 200)을 포함하여 구성된다.

상기에서, 필드 플레이트층(200)은 외부에 인가된 전압에 따라 극성이 빠르게 반응(fast-response)할 수 있는 물질 예를 들어, 도프트 폴리실리콘(doped polysilicon), Al-Cu 등으로 형성하며, 소오스용 금속배선(27)과 동일한 물질로 형성할 수 있다. 이러한 필드 플레이트층(200)은 100V 이상의 동작 전압이 가해졌을 때, 드레인(22)에 높은 전압이 인가됨에 따라 고전계(high-electric field) 발생으로 인한 드레인 P-N 접합 파괴 현상이 발생되는 것을 방지하는 역할을 한다. 즉, 100V 이상의 높은 양전압(positive voltage)이 가해졌을 때, 필드 플레이트층(200)은 도 2에 도시된 바와 같이 공핍층(DL)을 소오스(23)로 부터 바깥쪽으로 확장되게 하여 P-N 접합부의 전계를 완화시키므로, 드레인 P-N 접합 파괴 현상이 방지된다.

필드 플레이트층(200)이 드레인 P-N 접합 파괴 현상을 방지하는 원리를 필드 플레이트층(200)이 공핍층(DL)에 미치는 영향을 설명하기 위해 도시한 도 3a 내지 도 3c를 참조하여 설명하면 다음과 같다.

도 3a는 필드 플레이트층(200)에 전압을 인가하지 않은 상태를 도시한 것으로, 공핍층(DL)이 정상적으로 균일하게 형성되어 있음을 알 수 있다.

도 3b는 필드 플레이트층(200)에 양전압(positive voltage)을 인가한 상태를 도시한 것으로, 필드 플레이트층(200)에 생성된 양의 표면 전하(positive surface charge)가 전계 군집을 감소시켜 P-N 접합부의 파괴 전압을 증가시킴을 알 수 있다. 본 발명의 필드 플레이트층(200)은 이 원리에 따른다.

도 3c는 필드 플레이트층(200)에 음전압(negative voltage)을 인가한 상태를 도시한 것으로, 필드 플레이트층(200)에 생성된 음의 표면 전하(negative surface charge)가 전계 군집을 증가시켜 P-N 접합부의 파괴 전압을 감소시킴을 알 수 있다.

상술한 바와 같이, 본 발명은 드레인 P-N 접합 파괴가 일어날 가능성이 있는 부분에 필드 플레이트층을 형성하므로, 단순 공정을 통해 P-N 접합 파괴 현상을 방지할 수 있어, 원가 경쟁력을 높이면서도 고전력 모스 전계 트랜지스터의 특성을 향상시킬 수 있다.

도 1은 종래 고전력 트렌치 모스 전계 트랜지스터의 단면도;

도 2는 본 발명의 실시예에 따른 고전력 트렌치 모스 전계 트랜지스터의 단면도; 및

도 3a 내지 도 3c는 도 2의 필드 플레이트층이 공핍층에 미치는 영향을 설명하기 위한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

11, 21: 반도체 기판 12, 22: 드레인

13, 23: 소오스 14, 24: 게이트 산화막

15, 25: 게이트 16, 26: 층간 절연막

17, 27: 소오스용 금속배선

Claims (4)

1. 반도체 기판;

   상기 반도체 기판의 트렌치에 형성된 게이트;

   상기 게이트의 하부 쪽에 형성된 드레인;

   상기 게이트의 상부 쪽에 형성된 소오스;

   상기 소오스와 전기적으로 연결된 소오스용 금속배선; 및

   상기 소오스와 일부 중첩되면서 상기 소오스용 금속배선에 전기적으로 연결된 필드 플레이트층을 포함하여 구성되는 고전력 트렌치 모스 전계 트랜지스터.
2. 제 1 항에 있어서,

   상기 필드 플레이트층은 외부에 인가된 전압에 따라 극성이 빠르게 반응하는 물질로 형성하는 고전력 트렌치 모스 전계 트랜지스터.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 필드 플레이트층은 도프트 폴리실리콘이나 Al-Cu로 형성하는 고전력 트렌치 모스 전계 트랜지스터.
4. 제 1 항에 있어서,

   상기 필드 플레이트층은 높은 동작 전압 인가 시에 공핍층이 상기 소오스로부터 바깥쪽으로 확장되어 P-N 접합부의 전계를 완화시키는 고전력 트렌치 모스 전계 트랜지스터.