CN101504945B

CN101504945B - 集成电路芯片

Info

Publication number: CN101504945B
Application number: CN2008100054398A
Authority: CN
Inventors: 刘景宏; 陈锦隆; 董明宗; 李文国
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2008-02-04
Filing date: 2008-02-04
Publication date: 2011-02-09
Anticipated expiration: 2028-02-04
Also published as: CN101504945A

Abstract

一种集成电路芯片，其包括开关LDMOS元件以及模拟LDMOS元件，位于具有第一导电类型的基底上。开关LDMOS元件以及模拟LDMOS元件二者的组成构件相同且分别包括二栅极导电层，分别位于上述基底的二第一有源区上。具有第二导电类型的共用漏极接触区，位于第二有源区中，第二有源区位于上述多个第一有源区之间。此外，还包括隔离结构，分隔上述第二有源区与上述多个第一有源区。各第一有源区与上述第二有源区之间的上述隔离结构在沿着各栅极导电层下方的沟道的沟道长度方向上的长度为A，且位于各第一有源区上的各栅极导电层在沿着上述沟道的上述沟道长度方向上的长度为L，开关LDMOS元件以及模拟LDMOS元件具有不同A/L值。

Description

集成电路芯片

技术领域

本发明是有关于一种集成电路芯片。

背景技术

横向双扩散金属氧化物半导体(laterally double-diffused metal oxidesemiconductor，LDMOS)是半导体工艺中广为使用的一种电源元件。LDMOS可提供较高的崩溃电压(V_bd)，并且在操作时可具有低的接通电阻(on-resistance，R_on)，因此，常用作为电源管理IC(power management IC)中的高压元件。互补式金属氧化物半导体-横向扩散金属氧化物半导体-双极性元件工艺(CMOS-DMOS-Bipolar，CDMOS process)以及HV LDMOS模拟工艺，即是电源管理IC普遍采用的工艺平台。

随着电子产品高度模拟化和轻薄短小的趋势，对于电压的精准度、稳定度与电池续航力的要求不断提高，电源管理IC(power management IC)的角色因而与日俱增。通常，电源管理IC中需要各种额定电压不同的高压元件。然而，在典型的半导体厂中，单一的LDMOS工艺仅能提供单一种额定电压的高压元件，即每一种额定电压的高压元件必须以一IC来为之。故，若典型的电源管理IC需要使用不同额定电压的元件，则必须有不同的IC来满足需求，因此尺寸较大且成本较高。

另一方面，LDMOS还可用作开关元件与模拟元件。然而，通常，开关元件仅需在瞬间产生足够的电流即可达到开启的目的。而模拟元件则必须长时间具有稳定的电压以避免造成误判。由于开关元件与模拟元件的特性需求并不相同，因此，在典型的单一LDMOS工艺中仅能针对开关元件或模拟元件的特性需求来制作，而无法同时制作出满足开关元件与模拟元件两者的特性的LDMOS。

综上所述，受到工艺的限制，在单一个集成电路芯片中仅包含单一种特性需求或单一种额定电压的LDMOS，不仅在应用上易受限制，而且会占用非常多的芯片面积，造成成本过高的问题。

发明内容

本发明提供一种集成电路芯片，可同时具有不同额定电压的元件(voltagerating device)。

本发明提供一种集成电路芯片，可同时具有开关LDMOS元件以及模拟LDMOS元件。

本发明提供一种集成电路芯片，其包括多个具有不同额定电压的LDMOS元件，位于具有第一导电类型的基底上，各LDMOS元件的组成构件相同且分别包括二栅极导电层，分别位于上述基底的二第一有源区上。具有第二导电类型的共用漏极接触区，位于第二有源区中，第二有源区位于上述多个第一有源区之间。此外，还包括一隔离结构，分隔上述第二有源区与上述多个第一有源区。各第一有源区与上述第二有源区之间的隔离结构在沿着各栅极导电层下方的沟道的沟道长度方向上的长度为A，且位于各第一有源区上的各栅极导电层在沿着上述沟道的上述沟道长度方向上的长度为L，各LDMOS元件具有不同A/L值。

依照本发明实施例所述，上述的集成电路芯片中，各LDMOS元件还包括具有第二导电类型的深阱区，位于上述基底中。具有第二导电类型的二源极接触区，分别位于上述多个第一有源区中。具有第二导电类型的二浅掺杂源极区，分别位于上述多个第一有源区中，与上述多个源极接触区电性连接。具有第一导电类型的二基体区，位于上述多个第一有源区中，环绕在上述源极接触区与上述多个浅掺杂源极区周围。具有一第二导电类型的二漂移区，分别环绕于各第一有源区与上述第二有源区之间的上述隔离结构的下方周围，与上述漏极接触区电性连接。二栅极介电层，分别位于各栅极导电层与各第一有源区之间。此外，各栅极导电层的一部分与部分各基体区电容耦合，各定义出上述沟道区，且分别延伸至上述隔离结构上彼此电性连接。

依照本发明实施例所述，上述的集成电路芯片中，上述多个LDMOS元件均为LDNMOS元件，第一导电类型为P型；第二导电类型为N型。

依照本发明实施例所述，上述的集成电路芯片中，上述多个LDMOS元件均为LDPMOS元件，第一导电类型为N型；第二导电类型为P型。

依照本发明实施例所述，上述的集成电路芯片中，上述多个LDMOS元件中至少其一是LDNMOS元件，上述LDNMOS元件中的第一导电类型为P型；第二导电类型为N型。上述多个LDMOS元件中至少另一是LDPMOS元件，LDPMOS元件中的第一导电类型为N型；第二导电类型为P型。

依照本发明实施例所述，上述的集成电路芯片还包括CMOS元件。

依照本发明实施例所述，上述的集成电路芯片中，还包括双极性元件。

依照本发明实施例所述，上述的集成电路芯片中，上述多个A/L值的范围在0.1至2之间，但视不同的工艺世代及元件的额定电压，A/L值可不限于此。

依照本发明实施例所述，上述的集成电路芯片中，上述隔离结构为场隔离结构或浅沟渠隔离结构。

本发明提出一种集成电路芯片，其包括开关LDMOS元件以及模拟LDMOS元件，位于具有第一导电类型的基底上。开关LDMOS元件以及模拟LDMOS元件二者的组成构件相同且分别包括二栅极导电层，分别位于上述基底的二第一有源区上。具有第二导电类型的共用漏极接触区，位于第二有源区中，第二有源区位于上述多个第一有源区之间。此外，还包括一隔离结构，分隔上述第二有源区与上述多个第一有源区。各第一有源区与上述第二有源区之间的上述隔离结构在沿着各栅极导电层下方的沟道的沟道长度方向上的长度为A，且位于各第一有源区上的各栅极导电层在沿着上述沟道的上述沟道长度方向上的长度为L，开关LDMOS元件以及模拟LDMOS元件具有不同A/L值。

依照本发明实施例所述，上述的集成电路芯片中，上述开关LDMOS元件的A/L值小于上述模拟LDMOS元件的A/L值。

依照本发明实施例所述，上述的集成电路芯片中，上述开关LDMOS元件的A/L值的范围在0.33至1.12。

依照本发明实施例所述，上述的集成电路芯片中，上述模拟LDMOS元件的上述A/L值的范围在0.54至1.13。

依照本发明实施例所述，上述的集成电路芯片中，上述开关LDMOS元件以及上述模拟LDMOS元件均为LDNMOS元件，均为LDNMOS元件，第一导电类型为P型；第二导电类型为N型。

依照本发明实施例所述，上述的集成电路芯片中，上述开关LDMOS元件以及上述模拟LDMOS元件均为LDPMOS元件，第一导电类型为N型；第二导电类型为P型。

依照本发明实施例所述，上述的集成电路芯片中，上述开关LDMOS元件以及上述模拟LDMOS元件其一是LDNMOS元件且另一是LDPMOS元件。LDNMOS元件中的第一导电类型为P型；第二导电类型为N型。LDPMOS元件中的第一导电类型为N型；第二导电类型为P型。

依照本发明实施例所述，上述的集成电路芯片还包括双极性元件。

本发明可以透过源极接触区与汲汲接触区之间的隔离结构在沿着沟道长度方向上的长度A以及位于有源区上的栅极导电层在沿着沟道长度方向上的长度L的改变，而在芯片上同时形成不同额定电压的元件(voltage ratingdevice)。

本发明可以利用单一的工艺，透过光掩模图案的改变，而在同一芯片上形成具有不同额定电压的LDMOS元件，因此，其不仅工艺简单，而且可以避免芯片面积不必要的浪费，满足客户多方面的需求。

本发明可以利用单一的工艺，透过光掩模图案的改变，而在同一芯片上形成具有特性需求不同的开关LDMOS元件以及模拟LDMOS元件。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是依照本发明实施例所绘示的一种集成电路芯片的剖面示意图。

图2是绘示图1的集成电路芯片的部分构件的俯视图。

图3是依照本发明另一实施例所绘示的一种集成电路芯片的剖面示意图。

图4A与图4B分别是依照本发明一实施例所绘示的开关LDMOS元件以及模拟LDMOS元件的电流与电压的关系曲线。

图5A与图5B分别是依照本发明另一实施例所绘示的开关LDMOS元件以及模拟LDMOS元件的电流与电压的关系曲线。

图6A与图6B分别是依照本发明又一实施例所绘示的开关LDMOS元件以及模拟LDMOS元件的电流与电压的关系曲线。

主要元件符号说明

10、20：横向双扩散金属氧化物半导体(LDMOS)

100：第一导电类型基底

102：第二导电类型深阱区

104：隔离结构

106：第一有源区

108：第二有源区

110：第二导电类型源极接触区

112：第二导电类型浅掺杂源极区

114：第一导电类型基体区

116：第二导电类型漏极接触区

118：第二导电类型漂移区

120：栅极导电层

120a：导电层的延伸部

122：栅极介电层

124：第一导电类型接线区

126：第一导电类型护环区

128：栅极结构

130：沟道区

300：IC芯片

302：多个LDMOS元件

304：CMOS元件

306：双极性元件

X：沟道长度方向

L、A：长度

具体实施方式

图1是依照本发明实施例所绘示的一种集成电路芯片的剖面示意图。图2是绘示图1的集成电路芯片的部分构件的俯视图。

请同时参照图1与图2，本发明的集成电路芯片包含多个LDMOS元件。这些LDMOS元件均为LDNMOS元件，或均为LDPMOS元件，或其中数个是LDNMOS元件而其他为LDPMOS元件。为方便说明，仅以两个LDMOS元件10、20且其二者均为LDNMOS元件来说明的。然而，本发明并不以此为限。

在本实施例中，LDNMOS元件10以及LDNMOS元件20均是位于P型基底100或是P型阱区上，在此以P型基底100来说明的。LDNMOS元件10以及LDNMOS元件20分别包括两个栅极结构128、两个N型源极接触区110、两个N型浅掺杂源极区112、一个N型共漏极接触区116以及两个N型漂移区118，位于P型基底100中的N型深阱区102中。更具体地说，LDNMOS元件10以及LDNMOS元件20在深阱区102中的构件是在隔离结构104所定义出的两个第一有源区106以及一个第二有源区108中，其中第二有源区108位于两个第一有源区106之间。

各栅极结构128包括栅极导电层120以及栅极介电层122。各栅极介电层位于隔离结构104所定义的第一有源区106中。各栅极导电层120覆盖在各栅极介电层上。在一实施例中，各栅极导电层120还覆盖在第一有源区106与第二有源区108之间的隔离结构104上。此外，各栅极导电层120的末端还藉由延伸至隔离结构104上的延伸部120a彼此电性连接。

两个N型源极接触区110，分别位于第一有源区106中。为了避免热载流子效应，各栅极结构128的一侧，分别还有一浅掺杂N型浅掺杂源极区112，其分别与各N型源极接触区110电性连接。各N型源极接触区110以及各N型浅掺杂源极区112被P型基体区114所环绕。P型基体区114有一部分与栅极导电层120电容耦合，构成沟道区130。

N型共用漏极接触区116，则是位于第二有源区中。两个N型漂移区118，则分别环绕于各第一有源区106与第二有源区108之间的隔离结构104的下方周围，并与N型漏极接触区116电性连接。

此外，在各P型基体区114中还可分别包括一P型接线区(pick-upregion)124。在N型深阱区102外的基底100中还可再包括P型护环(guardring)126。

在本实施例中，LDNMOS元件10以及LDNMOS元件20的组成构件相同，但，其中部分构件的大小略有差异，以使其达到不同的特性需求。更具体地说，LDNMOS元件10以及LDNMOS元件20中，各第一有源区106与第二有源区108之间的隔离结构104在沿着沟道区130的沟道长度方向上的长度分别为A1与A2；而各栅极导电层120位于第一有源区106上的栅极导电层120在沿着沟道区130的沟道长度方向X上的长度分别为L1与L2。在本实施例中，LDMOS元件10的A1/L1值不等于LDMOS元件20的A2/L2值，使得LDNMOS元件10以及LDNMOS元件20具有不同的特性。若欲得到A/L较大的LDMOS元件，仅需改变光掩模的图案，增加第一有源区106与第二有源区108之间的隔离结构104的长度A，或是缩小栅极导电层120的长度L，抑或是前述两者同时改变。若欲得到A/L较小的LDMOS元件，仅需改变光掩模的图案，缩小第一有源区106与第二有源区108之间的隔离结构104的长度A，或是增加栅极导电层120的长度L，抑或是前述两者同时改变。

在一实施例中，LDNMOS元件10以及LDNMOS元件20为具有不同额定电压的元件，例如是电源管理集成电路芯片中的两个额定电压不同的高压元件。LDNMOS元件10以及LDNMOS元件20的源极端可耐高压，仅需在栅极导电层120施加微小的电压即可耐高压，因此，其栅极介电层122所需的厚度仅需100埃至200埃左右。LDNMOS元件10以及LDNMOS元件20的A/L值在0.1至2之间，但视不同的工艺世代及元件的额定电压，A/L值可不限于此。当LDNMOS元件10的A1/L1值小于LDNMOS元件20的A2/L2值时，LDNMOS元件10的崩溃电压较低，也就是其额定的电压较低；LDNMOS元件2的崩溃电压较高，也就是其额定的电压较大。

本发明除了可以应用在额定电压的元件上之外，还可应用在其他的领域中，例如是同时应用在具有不同电流特性需求的开关元件以及模拟元件上。在一实施例中，LDNMOS元件10以及LDNMOS元件20分别为开关元件以及模拟元件。通常，开关元件仅需在开启的瞬间产生足够的电流即可达到开启的目的，其所需的饱和电流较小，因此，LDNMOS元件10的A1/L1值较小，其范围例如是在0.33至1.12。而模拟元件则必须长时间具有稳定的电压以避免造成误判，也就是，其必须具有足够大且稳定的饱和电流，电流-电压曲线中具有平坦的饱和区，因此，LDNMOS元件20的A2/L2值较大，其范围例如是在0.54至1.13。

在一实施例中，在0.35微米18伏特的LDNMOS工艺中，集成电路芯片上的开关LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为0.6微米；多晶硅栅极在有源区上的长度L为1.8微米，A/L＝0.333；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图4A所示。集成电路芯片上的模拟LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为1.2微米；多晶硅栅极在有源区上的长度L为2.2微米，A/L＝0.545；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图4B所示。其结果显示开关LDMOS元件的崩溃电压为29.8伏特；电阻(Rdson)为33.0欧姆/平方厘米。模拟LDMOS元件的崩溃电压为38.3伏特；电阻(Rdson)为50.7欧姆/平方厘米，且其饱和电流曲线非常平坦。

在另一实施例中，在0.35微米30伏特的LDNMOS工艺中，集成电路芯片上的开关LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为1.0微米；多晶硅栅极在有源区上的长度L为1.6微米，A/L＝0.625；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图5A所示。集成电路芯片上的模拟LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为1.8微米；多晶硅栅极在有源区上的长度L为2.2微米，A/L＝0.818；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图5B所示。其结果显示开关LDMOS元件的崩溃电压为37.7伏特；电阻为37.7欧姆/平方厘米。模拟LDMOS元件的崩溃电压为39.1伏特；电阻为62.9欧姆/平方厘米，且其饱和电流曲线非常平坦。

在另一实施例中，在0.35微米40伏特的LDNMOS工艺中，集成电路芯片上的开关LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为1.8微米；多晶硅栅极在有源区上的长度L为1.6微米，A/L＝1.125；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图6A所示。集成电路芯片上的模拟LDMOS元件的源极接触区与漏极接触区之间的隔离结构的长度A为2.5微米；多晶硅栅极在有源区上的长度L为2.2微米，A/L＝1.135；P型基体区与多晶硅栅极重叠的长度(沟道长度)为0.5微米，其电流与电压的关系曲线如图6B所示。其结果显示开关LDMOS元件的崩溃电压为49.7伏特；电阻为60.2欧姆/平方厘米。模拟LDMOS元件的崩溃电压为53.3伏特；电阻为85.7欧姆/平方厘米，且其饱和电流曲线非常平坦。

以上是以LDNMOS元件来说明元件10、20，在实际应用时元件10、20也可以均是LDPMOS元件。若上述的LDNMOS元件中的P型表示第一导电类型；N型表示第二导电类型，则在LDPMOS元件中，第一导电类型则为N型；第二导电类型则为P型。

同样地，元件10、20也可以分别是LDNMOS元件以及LDPMOS元件。若上述的LDNMOS元件中的P型表示第一导电类型；N型表示第二导电类型，则在LDPMOS元件中，第一导电类型则为N型；第二导电类型则为P型。

此外，请参考图3，在实际应用时，集成电路芯片300除了具有多个不同的LDMOS元件302之外，还可以包括其他的元件，例如是CMOS元件304或是双极性元件306。

本发明可以利用单一的工艺，透过光掩模图案的改变，而在同一芯片上形成具有不同特性的LDMOS元件，因此，其不仅工艺简单，而且可以避免芯片面积不必要的浪费，满足客户多方面的需求。此外，本发明也可以利用单一的工艺，透过光掩模图案的改变及增加光掩模层数，而在同一芯片上形成具有特性需求不同的开关LDMOS元件以及模拟LDMOS元件。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims

1. 一种集成电路芯片，包括：

多个具有不同额定电压的横向双扩散金属氧化物半导体元件，位于具有第一导电类型的基底上，各横向双扩散金属氧化物半导体元件的组成构件相同且分别包括：

二栅极导电层，分别位于该基底的二第一有源区上；

具有第二导电类型的共用漏极接触区，位于第二有源区中，该第二有源区位于该些第一有源区之间；

隔离结构，分隔该第二有源区与该些第一有源区，

其中，各该第一有源区与该第二有源区之间的该隔离结构在沿着各该栅极导电层下方的沟道的沟道长度方向上的长度为A，且位于各该第一有源区上的各该栅极导电层在沿着该沟道的该沟道长度方向上的长度为L，该些具有不同额定电压的横向双扩散金属氧化物半导体元件具有不同A/L值。

2. 如权利要求1所述的集成电路芯片，其中各横向双扩散金属氧化物半导体元件还包括：

具有该第二导电类型的深阱区，位于该基底中；

具有该第二导电类型的二源极接触区，分别位于该些第一有源区中；

具有该第二导电类型的二浅掺杂源极区，分别位于该些第一有源区中，与该些源极接触区电性连接；

具有该第一导电类型的二基体区，位于该些第一有源区中，环绕在该源极接触区与该些浅掺杂源极区周围；

具有第二导电类型的二漂移区，分别环绕于各该第一有源区与该第二有源区之间的该隔离结构的下方周围，与该漏极接触区电性连接；以及

二栅极介电层，分别位于各该栅极导电层与各该第一有源区之间，且

其中各该栅极导电层的一部分与部分各该基体区电容耦合，各定义出该沟道区，且分别延伸至该隔离结构上彼此电性连接。

3. 如权利要求1所述的集成电路芯片，其中该些横向双扩散金属氧化物半导体元件均为LDNMOS元件，该第一导电类型为P型；第二导电类型为N型。

4. 如权利要求1所述的集成电路芯片，其中该些横向双扩散金属氧化物半导体元件均为LDPMOS元件，该第一导电类型为N型；第二导电类型为P型。

5. 如权利要求1所述的集成电路芯片，其中该些横向双扩散金属氧化物半导体元件中：

至少其一是LDNMOS元件，该LDNMOS元件中的该第一导电类型为P型；该第二导电类型为N型；以及

至少另一是LDPMOS元件，该LDPMOS元件中的该第一导电类型为N型；第二导电类型为P型。

6. 如权利要求1所述的集成电路芯片，还包括CMOS元件。

7. 如权利要求1所述的集成电路芯片，还包括双极性元件。

8. 如权利要求1所述的集成电路芯片，其中该些A/L值的范围在0.1至2。

9. 如权利要求1所述的集成电路芯片，其中该隔离结构为场隔离结构或浅沟渠隔离结构。

10. 一种集成电路芯片，包括：

开关横向双扩散金属氧化物半导体元件以及模拟横向双扩散金属氧化物半导体元件，位于具有第一导电类型的基底上，其二者的组成构件相同且分别包括：

二栅极导电层，分别位于该基底的二第一有源区上；

隔离结构，分隔该第二有源区与该些第一有源区，

其中，各该第一有源区与该第二有源区之间的该隔离结构在沿着各该栅极导电层下方的沟道的沟道长度方向上的长度为A，且位于各该第一有源区上的各该栅极导电层在沿着该沟道的该沟道长度方向上的长度为L，该开关以及该模拟横向双扩散金属氧化物半导体元件具有不同A/L值。

11. 如权利要求10所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件以及该模拟横向双扩散金属氧化物半导体元件还分别包括：

具有该第二导电类型的深阱区，位于该基底中；

12. 如权利要求10所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件的A/L值小于该模拟横向双扩散金属氧化物半导体元件的A/L值。

13. 如权利要求12所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件的该A/L值的范围在0.33至1.12。

14. 如权利要求12所述的集成电路芯片，其中该模拟横向双扩散金属氧化物半导体元件的该A/L值的范围在0.54至1.13。

15. 如权利要求10所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件以及该模拟横向双扩散金属氧化物半导体元件均为LDNMOS元件，该第一导电类型为P型；第二导电类型为N型。

16. 如权利要求10所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件以及该模拟横向双扩散金属氧化物半导体元件均为LDPMOS元件，该第一导电类型为N型；第二导电类型为P型。

17. 如权利要求10所述的集成电路芯片，其中该开关横向双扩散金属氧化物半导体元件以及该模拟横向双扩散金属氧化物半导体元件其一是LDNMOS元件且另一是LDPMOS元件，其中：

该LDNMOS元件中的该第一导电类型为P型；该第二导电类型为N型；以及

该LDPMOS元件中的该第一导电类型为N型；第二导电类型为P型。

18. 如权利要求10所述的集成电路芯片，还包括CMOS元件。

19. 如权利要求10所述的集成电路芯片，还包括双极性元件。

20. 如权利要求10所述的集成电路芯片，其中该隔离结构为场隔离结构或浅沟渠隔离结构。