CN102790089A

CN102790089A - 一种漏极下具有埋层的射频ldmos器件

Info

Publication number: CN102790089A
Application number: CN2012102582332A
Authority: CN
Inventors: 陈晓飞; 沈亚丁; 邹望辉; 邹雪城
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2012-07-24
Filing date: 2012-07-24
Publication date: 2012-11-21

Abstract

本发明公开了一种漏极下具有埋层的射频LDMOS器件，针对传统射频LDMOS击穿电压限制做了两方面改进。即分别将栅极板(171)和栅极板(172)拉长到与STI(142)和STI(143)交叠；在漏极(153)正下方引入埋层(11)。栅极板拉长到STI上面可以避免由栅极板引入的电场尖峰对击穿电压的限制。埋层(11)的引入，使器件在纵向成n+n-p-p+结构，有助于耗尽位于漏极(153)正下方的漂移区，从而均匀化纵向电场，提高器件的击穿电压。另外本发明中的埋层(11)位于漂移区外，远离载流子通道，因而对器件的频率特性几乎没有影响。所以本发明的器件结构非常适合用作射频功率器件，可以有效提高射频功率放大器(PA)的性能。

Description

一种漏极下具有埋层的射频LDMOS器件

技术领域

本发明属于高压功率集成电路技术，具体涉及一种漏极下方具有埋层的射频LDMOS(横向扩散MOS晶体管)器件。

背景技术

请参阅图1，这是现有的以阱作为体区(body)和漂移区的LDMOS器件(即对于n型LDMOS，p阱作为体区，n阱作为漂移区；对于p型LDMOS，n阱作为体区，p阱作为漂移区。)的剖面示意图。图中所示为具有两根叉指的LDMOS器件结构，即两个LDMOS器件共用漏极153；19为深n阱，只用于p型LDMOS。

对于n型LDMOS，121和123为p阱，122为n阱。n阱和p阱位于从器件表面到衬底10中较深位置，p阱和n阱相邻，不交叠。其中，p阱121和p阱123用来作为n型LDMOS器件的体区，而n阱122用来作为n型LDMOS的器件的漏漂移区。

对于p型LDMOS，121和123为n阱，122为p阱。深n阱19位于从器件表面到衬底10中较深位置，n阱和p阱深n阱19中。p阱和n阱相邻，不交叠。其中，n阱121和n阱123用来作为p型LDMOS器件的体区，而p阱122用来作为p型LDMOS的器件的漏漂移区。

141、142、143、144都是浅槽隔离(STI)区，其中STI141和阱121相邻或相隔一定距离，STI144和阱123相邻或相隔一定距离。STI141和STI144位于器件边缘，起隔离作用。STI142和STI143位于用作漏漂移区的阱122内部，且STI142和STI143都与阱122的边缘相隔一定距离。阱122内的STI区域有助于耗尽漂移区，可以有效地增大器件击穿电压。

152、153、154掺杂类型相同，n型LDMOS时为n型重掺杂，p型LDMOS时为p型重掺杂。153位于STI142和STI143之间，与两者相邻或者相隔一定距离，作为LDMOS器件的漏极。152和154分别位于阱121内部和阱123内部，作为LDMOS器件的源极。

151和155掺杂类型相同的重掺杂区，且与源漏极掺杂类型相反。151位于源极152和STI141隔离区之间的阱121内部；155位于源极154和STI144隔离区之间的阱123内部。151和155分别作为器件体区121和123的接触扩散区域，体区在这里引出。在器件工作时分别和源极152与154连在一起接地电位，可以有效减小器件的寄生效应改善器件频率特性。

氧化层161和162，作为器件的栅氧化层。171和172区域，作为LDMOS器件的栅极。栅极171和栅氧化层161两边是侧墙181和182；栅极172和栅氧化层162两边是侧墙183和184。栅极171下面包括阱121，可以包括阱122，但是不包括STI142；栅极172下面包括阱123，可以包括阱122，但是不包括STI143。

图1所示的传统LDMOS中，电场会在栅极171和172靠近漏极153的一端引入一个电场尖峰。这样不仅会使LDMOS提早击穿，降低器件击穿电压；而且由于热载流子效应，热载流子将轰击栅氧层甚至造成器件失效。

发明内容

本发明所提供的一种漏极下具有埋层的LDMOS器件结构，不仅可以有效提高LDMOS器件的击穿电压，而且对器件的频率特性几乎没有影响。

本发明提供的一种漏极下具有埋层的射频LDMOS结构，它包括第一至第四STI141、142、143、144，第一至第二栅氧化层161、162，第一、第二栅极171、172，栅极的第一至第四侧墙181、182、183、184，第一至第三阱121、122、123，第一至第五重掺杂区151、152、153、154、155，p型衬底10；

第一至第三阱121、122、123位于衬底10内，第一至第二重掺杂区151、152位于第一阱121中，第三重掺杂区153位于第二阱122中，第四至第五重掺杂区154、155位于第三阱123中，第一STI141和第四STI144分别位于器件边缘，起隔离作用；第二至第三STI142、143均于第二阱122中，且第三重掺杂区153位于第二至第三STI142、143之间；

第一至第二栅氧化层161、162作为器件的栅氧化层，第一、第二栅极171、172作为LDMOS器件的栅极，第一栅极171和第一栅氧化层161两边是第一、第二侧墙181、182；第二栅极172和第二栅氧化层162两边是第三、第四侧墙183、184，第一栅极171位于第一阱121上方，第二栅极172位于第三阱123上方；

其中，对n型LDMOS，第一、第三阱121、123为p阱，第二阱122为n阱，第一、第五重掺杂区151、155为p型重掺杂区，第二至第四重掺杂区152、153、154为n型重掺杂区；对p型LDMOS，第一、第三阱121、123为n阱，第二阱122为p阱，第一、第五重掺杂区151、155为n型重掺杂区，第二至第四152、153、154为p型重掺杂区；对于p型LDMOS中，在衬底10内还包括深n阱19；

其特征是：第一栅极171靠近漏极端延伸至第一STI142上方，即第一栅极171与第一STI142交叠，第二栅极172靠近漏极端延伸至第二STI143上方，即第二栅极172与第二STI143交叠；在漏极153正下方设有一掺杂类型与源漏相反的埋层11，对于n型LDMOS，埋层11为p型埋层，且位于衬底10区域内，对于p型LDMOS，埋层11为n型埋层，且位于深n阱19内。

上述技术方案可以采用下述任一种或几种方式进行改进：

(1)第一栅极171与第一STI142交叠长度的取值范围为大于0至小于等于第一STI142的横向宽度；第二栅极172与第二STI143交叠长度的取值范围为大于0至小于等于第二STI143的横向宽度；上述交叠长度具体取值需要根据工艺参数和器件的具体结构参数进行优化，作为漂移区的阱122浓度越高，阱越深，则交叠长度越大。

(2)从器件表面向器件内部观察，埋层11的上表面的深度大于或等于阱122的深度。

(3)埋层11的长度应不超过LDMOS器件的横向宽度。

(4)从器件表面向器件内部观察，对于给定纵向中心位置的埋层11，其厚度应保证埋层11上表面的深度大于或等于阱122的深度。

(5)从器件表面向器件内部观察，对于给定纵向中心位置的埋层11，其厚度应保证埋层11上表面的深度大于或等于阱122的深度。

(6)对于n型LDMOS，埋层11的浓度大于p衬底10的浓度，对于p型LDMOS，埋层11的浓度大于深n阱19的浓度。

为了解决图1所示传统LDMOS的击穿电压不高的问题，本发明将传统LDMOS的栅极171和栅极172靠近漏极一端分别移到STI142和STI143上方，一方面可以避免引入的电场尖峰使击穿提早发生，另一方面在制造时又可以实现“自对准”，不需要传统LDMOS制造时的对漂移区122进行附加保护的掩膜版(防止漂移区硅化的掩蔽mask)，节约了成本。引入的埋层11，在器件纵向153/122/10/11构成n+n-p-p+结构(p型LDMOS中，器件纵向153/122/19/11构成p+p-n-n+结构)，这一种典型的结构，有助于耗尽位于漏极153正下方的漂移区，均匀纵向电场，提高漏极纵向击穿电压，从而有效提高整个器件的击穿电压；同时由于埋层11位于漂移区外面远离载流子通道(贴近器件表面和STI142、STI143下表面)区域，所以对器件频率特性几乎没有影响；另外埋层11对器件的正常工作也没有影响，因为漏极纵向n+n-p-p+结构仅仅在漏极153接高电压时起作用。由于本发明避免了由栅极引入的电场尖峰对击穿电压的限制，一方面对阱122和STI142和STI143边缘之间的距离(传统LDMOS结构中这个距离对器件击穿电压影响很大)提供更大的设计自由度；另一方面栅极171、栅极172与STI142、STI143的交叠长度可根据实际要求进行设计。我们可以通过优化这两方面因数，进行器件击穿电压和频率特性的折衷，从而可以设计满足各种实际应用的射频LDMOS器件。

附图说明

图1是现有的LDMOS器件的剖面示意图；

图2是本发明的LDMOS器件的剖面示意图；

图中附图标记说明：

11为埋层，141、142、143、144为第一至第四STI(浅槽隔离)；161、162为第一至第二栅氧化层；171、172为第一、第二栅极；181、182、183、184为栅极的第一至第四侧墙；121、122、123分别为第一至第三阱；151、152、153、154、155分别为第一至第五重掺杂区；其中，对n型LDMOS，11为p型埋层，121、123为p阱，122为n阱，151、155为p型重掺杂区，152、153、154为n型重掺杂区；对p型LDMOS，11为n型埋层，121、123为n阱，122为p阱，151、155为n型重掺杂区，152、153、154为p型重掺杂区；

10为p型衬底。19为深n阱，只在p型LDMOS存在；

具体实施方式

请参阅图1和图2，本发明LDMOS器件与传统LDMOS器件区别在于：栅极171和栅极172靠近漏极端分别移到STI142和STI143上方；在漏极153正下方位于衬底10内(n型LDMOS)或深n阱内(p型LDMOS)引入一与源漏极掺杂类型相反的埋层11。

栅极171和栅极172靠近漏极端分别移到STI142和STI143上方，即栅极板171与STI142交叠，栅极板172与STI143交叠；从0变化到STI142或STI143的横向宽度。上述交叠长度具体取值需要根据工艺参数和器件的具体结构参数进行优化，作为漂移区的阱122浓度越高，阱越深，则交叠长度越大。

引入的埋层11，它本身的参数包括埋层的纵向中心位置、埋层的宽度、埋层的厚度以及埋层的浓度，这些参数都可以进行优化。埋层的纵向中心位置优化范围为大于或等于阱122的深度；埋层的宽度不超过器件横向宽度；埋层的厚度优化范围为使埋层与阱122的之间的衬底10(n型LDMOS)或深n阱(p型LDMOS)区域不等于0；埋层的浓度优化范围为大于p衬底10的浓度(n型LDMOS)或深n阱的浓度(p型LDMOS)。

对于图1所示的传统LDMOS器件而言，提高击穿电压主要依靠STI142和STI143来耗尽漂移区122。但是对于栅极171和栅极172靠近漏极端引入的电场尖峰未作处理，另一方面STI142和STI143区域对位于漏极153正下方的漂移位区域的耗尽没有贡献。受这两方面限制，传统结构的击穿电压受到很大限制。

首先，本发明将栅极171和栅极172靠近漏极端分别移到STI142和STI143上方，这样可以消除栅极171和栅极172引入的电场尖峰，避免器件提前击穿；延长的栅极还可以帮助耗尽栅极板下方的漂移区，使漂移区表面电场均匀化。然后，在在漏极153正下方位于衬底10中(n型LDMOS)或深n阱中(p型LDMOS)引入的埋层11，这样器件纵向为153/122/10/11构成n+n-p-p+结构(p型LDMOS中，器件纵向153/122/19/11构成p+p-n-n+结构)，可以将漂移区122位于漏极153下方区域完全耗尽。所以器件的击穿电压有显著的提高，而且对于器件的频率特性影响不大。

通过TCAD软件建模仿真，结果显示：本发明相对于传统的LDMOS器件，击穿电压提高最高可达52％，同时对于器件的频率特性影响不大。所以本发明的器件结构非常适合用作射频功率器件，可以有效提高射频功率放大器(PA)的效率。

以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims

1.一种漏极下具有埋层的射频LDMOS结构，它包括第一至第四STI(141、142、143、144)，第一至第二栅氧化层(161、162)，第一、第二栅极(171、172)，栅极的第一至第四侧墙(181、182、183、184)，第一至第三阱(121、122、123)，第一至第五重掺杂区(151、152、153、154、155)，p型衬底(10)；

第一至第三阱(121、122、123)位于衬底(10)内，第一至第二重掺杂区(151、152)位于第一阱(121)中，第三重掺杂区(153)位于第二阱(122)中，第四至第五重掺杂区(154、155)位于第三阱(123)中，第一STI(141)和第四STI(144)分别位于器件边缘，起隔离作用；第二至第三STI(142、143)均于第二阱(122)中，且第三重掺杂区(153)位于第二至第三STI(142、143)之间；

第一至第二栅氧化层(161、162)作为器件的栅氧化层，第一、第二栅极(171、172)作为LDMOS器件的栅极，第一栅极(171)和第一栅氧化层(161)两边是第一、第二侧墙(181、182)；第二栅极(172)和第二栅氧化层(162)两边是第三、第四侧墙(183、184)，第一栅极(171)位于第一阱(121)上方，第二栅极(172)位于第三阱(123)上方；

其中，对n型LDMOS，第一、第三阱(121、123)为p阱，第二阱(122)为n阱，第一、第五重掺杂区(151、155)为p型重掺杂区，第二至第四重掺杂区(152、153、154)为n型重掺杂区；对p型LDMOS，第一、第三阱(121、123)为n阱，第二阱(122)为p阱，第一、第五重掺杂区(151、155)为n型重掺杂区，第二至第四(152、153、154)为p型重掺杂区；对于p型LDMOS中，在衬底(10)内还包括深n阱(19)；

其特征是：第一栅极(171)靠近漏极端延伸至第一STI(142)上方，即第一栅极(171)与第一STI(142)交叠，第二栅极(172)靠近漏极端延伸至第二STI(143)上方，即第二栅极(172)与第二STI(143)交叠；在漏极(153)正下方设有一掺杂类型与源漏相反的埋层(11)，对于n型LDMOS，埋层(11)为p型埋层，且位于衬底(10)区域内，对于p型LDMOS，埋层(11)为n型埋层，且位于深n阱(19)内。

2.根据权利要求1所述的漏极下具有埋层的射频LDMOS结构，其特征是，第一栅极(171)与第一STI(142)交叠长度的取值范围为大于0至小于等于第一STI(142)的横向宽度；第二栅极(172)与第二STI(143)交叠长度的取值范围为大于0至小于等于第二STI(143)的横向宽度。

3.根据权利要求2所述的漏极下具有埋层的射频LDMOS结构，其特征是，对于n型LDMOS，埋层(11)的浓度大于p衬底(10)的浓度，对于p型LDMOS，埋层(11)的浓度大于深n阱(19)的浓度。

4.根据权利要求3所述的漏极下具有埋层的射频LDMOS结构，其特征是，所述交叠长度具体取值需要根据工艺参数和器件的具体结构参数进行优化，作为漂移区的第二阱(122)浓度越高，阱越深，则交叠长度越大。

5.根据权利要求1或2或3所述的漏极下具有埋层的射频LDMOS结构，其特征是，从器件表面向器件内部观察，埋层(11)的上表面的深度大于或等于阱(122)的深度。

6.根据权利要求1或2或3所述的漏极下具有埋层的射频LDMOS结构，其特征是，埋层(11)的长度小于等于LDMOS器件的横向宽度。

7.根据权利要求1或2或3所述的漏极下具有埋层的射频LDMOS结构，其特征是，从器件表面向器件内部观察，对于给定纵向中心位置的埋层(11)，其厚度应保证埋层(11)上表面的深度大于或等于阱(122)的深度。

8.根据权利要求6所述的漏极下具有埋层的射频LDMOS结构，其特征是，从器件表面向器件内部观察，对于给定纵向中心位置的埋层(11)，其厚度应保证埋层(11)上表面的深度大于或等于阱(122)的深度。

9.根据权利要求1或2或3所述的漏极下具有埋层的射频LDMOS结构，其特征是，从器件表面向器件内部观察，对于给定纵向中心位置的埋层(11)，其厚度应保证埋层(11)上表面的深度大于或等于阱(122)的深度。

10.根据权利要求8所述的漏极下具有埋层的射频LDMOS结构，其特征是，从器件表面向器件内部观察，对于给定纵向中心位置的埋层(11)，其厚度应保证埋层(11)上表面的深度大于或等于阱(122)的深度。