CN103426913A - 一种部分soi超结高压功率半导体器件 - Google Patents

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Abstract

本发明涉及半导体技术，具体的说是涉及一种部分SOI超结高压功率半导体器件。本发明所述的一种部分SOI超结高压功率半导体器件，其特征在于，还包括多个N+岛和P型电场屏蔽层，所述多个N+岛均匀嵌入设置在P型衬底中，所述P型电场屏蔽层设置在P型衬底中，并且上表面与P型体区和靠近源端的N型缓冲区的下表面连接、下表面与埋氧层的上表面连接。本发明的有益效果为，通过改变电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，减小器件面积，降低成本。本发明尤其适用于部分SOI超结高压功率半导体器件。

Description

一种部分SOI超结高压功率半导体器件
技术领域
本发明涉及半导体技术，具体的说是涉及一种部分SOI超结高压功率半导体器件。
背景技术
随着信息技术的迅速发展，功率MOSFET器件以其开关速度快、无二次击穿、负温度系数以及热稳定性良好等优点得到广泛的应用。在功率MOS器件设计中，击穿电压BV（BreakdownVoltage）与比导通电阻Ron,sp的关系却受到“硅极限”的限制，为了解决这一矛盾，一种称为超结（Super Junction）的结构打破了传统功率MOS器件理论极限，在保持功率MOS所有优点的同时，又有着较低的导通损耗。
横向双扩散金属氧化物半导体场效应晶体管LDMOS(Lateral Double-diffused MOSFET)是高压集成电路HVIC(High Voltage Integrated Circuit)和功率集成电路PIC(PowerIntegrated Circuit)的核心器件。其主要特征在于沟道区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压的作用。
所谓超结LDMOS，是一种改进型LDMOS，即传统LDMOS的低掺杂N型漂移区被一组交替排布的N型柱区和P型柱区所取代。理论上，由于P/N柱区之间的电荷补偿，对纵向来说，耐压层就可粗略地认为是一个本征型，所以超结LDMOS可以获得很高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此超结器件可以在击穿电压和导通电阻之间取得一个很好的平衡。不过，由于衬底辅助耗尽效应的存在，降低了超结LDMOS器件的击穿电压。衬底辅助耗尽效应是指横向的超结由于受到纵向电场的影响，使超结中对称的P/N柱区不能同时被完全耗尽，其本质在于P/N柱区之间的电荷平衡被打破。
因此，为了解决横向超结器件由于衬底辅助耗尽效应带来的P/N柱区电荷失衡的问题，可在部分SOI（绝缘体上硅）结构中植入超结LDMOS，可以限制超结中电荷与衬底中电荷相互作用。并可以在漂移区下方的区域引入一层缓冲层，以补偿P/N柱区之间的电荷差值，达到P/N柱区之间完全耗尽的目的，传统的部分SOI超结功率半导体器件如图1所示。
然而该结构并不能完全改善器件体内的电场分布问题，仍然存在器件耐压与导通电阻之间矛盾的问题。鉴于此，本发明提出一种部分SOI超结高压功率半导体器件，通过在衬底中引人N+岛及在埋氧层上引入P型电场屏蔽层的方式，改变体内电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，减小器件面积，降低成本。
发明内容
本发明所要解决的技术问题，就是针对上述问题，提出一种部分SOI超结高压功率半导体器件。
本发明解决上述技术问题所采用的技术方案是：一种部分SOI超结高压功率半导体器件，包括P型衬底1、埋氧层3、N型缓冲区5、P型条6、N型条7、P型体区8、P型重掺杂体接触区9、N型重掺杂源区10、金属源电极11、多晶硅栅电极12、栅氧化层13、金属漏电极14和N型重掺杂漏区15，所述埋氧层3设置在P型衬底1中，所述P型体区8和N型缓冲区5沿横向方向连接并覆盖设置在P型衬底1的顶部，所述P型条6和N型条7沿纵向方向平行连接形成超结结构漂移区，并覆盖设置在N型缓冲区5的顶部同时一端与P型体区8沿横向方向连接，所述N型重掺杂漏区15沿纵向方向贯穿并嵌入设置在超结结构漂移区另一端的顶部中，所述金属漏电极14设置在N型重掺杂漏区15的上表面，所述P型体区8中设置有相互独立的P型重掺杂体接触区9和N型重掺杂源区10，所述P型重掺杂体接触区9和N型重掺杂源区10的上表面与设置在P型体区8上表面的金属源电极11连接，所述栅氧化层13设置在N型重掺杂源区10和超结结构漂移区之间的P型体区8的上表面，所述多晶硅栅电极12设置在栅氧化层13的上表面，其特征在于，还包括多个N+岛2和P型电场屏蔽层4，所述多个N+岛2均匀嵌入设置在P型衬底1中，所述P型电场屏蔽层4设置在P型衬底1中，并且上表面与P型体区8和靠近源端的N型缓冲区5的下表面连接、下表面与埋氧层3的上表面连接。
本发明总的技术方案，首先采用部分SOI结构，可以使体内的电场分布更加均匀，然后在衬底中嵌入重掺杂的N+岛2，当漏端加正压时，部分耗尽的N+岛2能在衬底里引入新的电场峰值，即增强体内电场，同时电离后的施主杂质能补偿超结区域的非平衡电荷，进而可以缓解衬底辅助耗尽效应对超结LDMOS漂移区电荷平衡的影响，提高器件的纵向耐压；在埋氧层上引入P型电场屏蔽层4，可屏蔽由源端附近衬底中重掺杂的N+岛产生的高电场，降低源区附近的电场峰值，并且与其上的N型缓冲区5形成超结，加上缓冲区上的超结，形成多重超结结构，使体内电场分布更加均匀，有效改善体内的电场分布，提高器件的击穿电压，同时因为和N型缓冲区5的相互耗尽，可以使N型缓冲区5的掺杂浓度更高，以此来降低器件的比导通电阻。
具体的，所述多个N+岛2沿横向方向固定间距，并沿纵向方向贯穿P型衬底1。
具体的，所述多个N+岛2沿横向方向固定间距，并沿纵向方向分别嵌入设置在P型衬底1的两端。
本发明的有益效果为，通过改变电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，减小器件面积，降低成本。
附图说明
图1是传统的部分SOI超结功率半导体器件结构图；
图2是本发明的部分SOI超结高压功率半导体器件结构图，其在纵向方向的N+岛2连续；
图3是本发明的部分SOI超结高压功率半导体器件结构图，其在纵向方向的N+岛2不连续；
图4是本发明的部分SOI超结高压功率半导体器件击穿时的电势分布图；
图5是传统的部分SOI超结功率半导体器件击穿时电势分布图；
图6是本发明的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，器件内N型缓冲区5和P型电场屏4蔽层接触处的横向电场对比图；
图7是本发明的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，衬底中重掺杂的N+岛2下界面位置的横向电场对比图；
图8是本发明的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，漏侧下方的纵向电场对比图；
其中，x向量代表横向方向，y向量代表垂直方向，z向量代表纵向方向。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
本发明通过在部分SOI超结功率半导体器件的衬底1中引入重掺杂的N+岛2，在埋氧层3上引入P型电场屏蔽层4，优化器件的比导通电阻和击穿电压。
具体结构如图2所示，包括P型衬底1、衬底中的埋氧层3、P型电场屏蔽层4、N型缓冲区5、P型条6、N型条7、P型体区8、P型重掺杂体接触区9、N型重掺杂源区10、金属源电极11、多晶硅栅电极12、栅氧化层13、金属漏电极14、N型重掺杂漏区15；所述埋氧层3位于P型衬底1中；所述P型条6和N型条7平行于器件横向方向，形成超结结构的漂移区；所述N型缓冲区5位于P型条6和N型条7下、P型电场屏蔽层4及P型衬底1上；所述N型重掺杂漏区15位于超结结构漂移区的一端，与所述P型条6和N型条7分别相接触，而表面与金属漏电极14相接触；所述P型体区8位于超结结构漂移区的另一端，与P型条6、N型条7和N型缓冲区5均相接触，其内部具有相互独立的P型重掺杂体接触区9和N型重掺杂源区10；所述P型重掺杂体接触区9和N型重掺杂源区10表面与金属源电极11相接触；所述栅氧化层13位于N型重掺杂源区10与超结结构漂移区之间的P型体区8的表面；所述多晶硅栅电极12位于栅氧化层13表面。所述P型衬底1中还嵌入了若干均匀分布的N+岛2；所述P型体区8和靠近源端的N型缓冲区5与埋氧层3之间还具有一层P型电场屏蔽层4。
上述技术方案提供的部分SOI超结高压功率半导体器件，特点在于：采用部分SOI结构，可以使体内的电场分布更加均匀；在衬底中嵌入重掺杂的N+岛2，当漏端加正压时，部分耗尽的N+岛2能在衬底里引入新的电场峰值，即增强体内电场，同时电离后的施主杂质能补偿超结区域的非平衡电荷，进而可以缓解衬底辅助耗尽效应对超结LDMOS漂移区电荷平衡的影响，提高器件的纵向耐压；在埋氧层上引入P型电场屏蔽层4，可屏蔽由源端附近衬底中重掺杂的N+岛产生的高电场，降低源区附近的电场峰值，并且与其上的N型缓冲区5形成超结，加上缓冲区上的超结，形成多重超结结构，使体内电场分布更加均匀，有效改善体内的电场分布，提高器件的击穿电压，同时因为和N型缓冲区5的相互耗尽，可以使N型缓冲区5的掺杂浓度更高，以此来降低器件的比导通电阻。
本发明的工作原理为：
理论上，由于P/N柱区之间的电荷补偿，超结LDMOS可以获得很高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此超结器件可以在击穿电压和导通电阻之间获得一个很好的平衡。不过，由于衬底辅助耗尽效应的存在，降低了超结LDMOS器件的击穿电压。对于SOI衬底来说，在关态下，由于衬底的背栅作用，非均匀分布的电荷在纵向电场的作用下积累在埋氧层和底层硅的界面处，加大了P/N柱区之间的电荷差，导致P/N柱区无法在理论计算的击穿电压下同时完全耗尽。
为了减小超结LDMOS的衬底辅助耗尽效应，通常有两种选择：
第一种是使用完全绝缘的衬底。比如使用蓝宝石衬底，或者将SOI衬底刻蚀掉然后在掏空的腔体内填充环氧树脂。这种方法可以帮助减小衬底辅助耗尽效应，但其工艺过于复杂，过薄的硅层提高了器件的开态电阻。第二种是将超结LDMOS器件制作在普通衬底上，通过各种方式平衡柱区之间的电荷平衡，比如设计成锥形超结，控制柱区宽度，揉合SJ和RESURF结构，引入缓冲层等。
而本发明的部分SOI超结高压功率半导体器件在引入缓冲层后并在衬底中嵌入重掺杂的N+岛，当漏端加正压时，部分耗尽的N+岛不仅能在衬底里引入新的电场峰值，即增强体内电场，同时电离后的施主杂质能补偿超结区域的非平衡电荷，进而可以缓解衬底辅助耗尽效应对超结LDMOS漂移区电荷平衡的影响，提高器件的纵向耐压；在埋氧层上引入P型电场屏蔽层，可屏蔽由源端附近衬底中的N+岛产生的高电场，降低源区附近的电场峰值，并且与其上的N型缓冲区形成超结，加上缓冲区上的超结，形成多重超结结构，提高体内电场并有效改善体内的电场分布，提高器件的击穿电压，同时因为和N型缓冲区的相互耗尽，可以使N型缓冲区的掺杂浓度更高，以此来降低器件的比导通电阻。
如图3所示，为本发明提供的部分SOI超结高压功率半导体器件在z方向的N+岛2不连续时的结构图。
如图4和图5所示，为本发明提供的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，器件体内的电势分布图。图4为本发明提供的部分SOI超结高压功率半导体器件，由于在衬底中引入重掺杂的N+岛2，增强了体内电场，使得衬底可承受更高的电压，同时电离后的施主杂质补偿了超结区域的非平衡电荷，缓解了衬底辅助耗尽效应对超结LDMOS漂移区电荷平衡的影响，提高器件的纵向耐压。而在埋氧层上3的P型电场屏蔽层4，屏蔽了由源端附近衬底中重掺杂的N+岛产生的高电场，降低了源区附近的电场峰值，并且与其上的N型缓冲区5形成超结，加上缓冲区上的超结，形成多重超结结构，使体内电场分布更加均匀，提高器件的击穿电压。在本实施例中结合上述N+岛及P型电场屏蔽层的作用，经过参数优化使得该器件的击穿电压能达到530V，而传统结构仅为382V。其中所采用仿真结构参数为N型条7和P型6条宽度和厚度均为1μm，N型缓冲区5厚度为4μm，P型电场屏蔽层4长度为40μm，衬底中埋氧层3长度和厚度为35μm（源端开口5μm，漏端开口13μm）和0.5μm；衬底中的重掺杂N+岛2的高和宽度均为0.5μm，两个N+岛之间的空隙宽度为1.5μm；N条7和P条6的掺杂浓度均为4e16cm-3，P衬底1掺杂浓度为1.5e14cm-3，P型电场屏蔽埋层3杂浓度为3e16cm-3，衬底中的重掺杂N+岛2掺杂浓度须大于1e17cm-3，N型缓冲区5掺杂浓度为4e15cm-3。
如图6所示，为本发明提供的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，器件内N型缓冲区和P型电场屏蔽层接触处的横向电场对比图（所采用结构参数如上文所述）。如图6所示，在加入P型电场屏蔽层4后，与N型缓冲区5及其上的超结，形成多重超结结构，增强体内电场并使体内电场分布更加均匀。而来自于该埋层的电离受主杂质屏蔽掉了由N+岛2产生的在源区和N+岛之间的过高电场区，进而达到进一步优化体内电场的目的。
如图7所示，为本发明提供的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，衬底中重掺杂的N+岛2下界面位置的横向电场对比图（所采用结构参数如上文所述）。同样可以看出在衬底中加入重掺杂的N+岛后，体内电场有明显的增强，产生多个电场波峰，提高了器件的纵向耐压。
如图8所示，为本发明提供的部分SOI超结高压功率半导体器件和传统部分SOI超结功率半导体器件击穿时，漏侧下方的纵向电场分布图（所采用结构参数如上文所述）。可以看出在衬底中加入重掺杂的N+岛2后，在衬底中引入了新的电场峰值，使得衬底中的电场有明显加强，并且衬底中的电场区域更大，提高了器件的纵向耐压。
本发明提供的部分SOI超结高压功率半导体器件，在衬底中嵌入重掺杂的N+岛2，既能通过增强体内电场来提高器件的纵向耐压，又可以产生额外的电荷来消除衬底辅助耗尽效应；在埋氧层上引入P型电场屏蔽埋层4，可屏蔽由源端附近衬底中的N+岛产生的高电场，降低源区附近的电场峰值，并且与其上的N型缓冲区5形成超结，加上缓冲区上的超结，形成多重超结结构，使体内电场分布更加均匀，有效改善体内的电场分布，提高器件的击穿电压，同时因为和N型缓冲区5的相互耗尽，可以使N型缓冲区5的掺杂浓度更高，以此来优化器件导通电阻。有效减小器件面积，降低成本。

Claims (3)

1.一种部分SOI超结高压功率半导体器件，包括P型衬底（1）、埋氧层（3）、N型缓冲区（5）、P型条（6）、N型条（7）、P型体区（8）、P型重掺杂体接触区（9）、N型重掺杂源区（10）、金属源电极（11）、多晶硅栅电极（12）、栅氧化层（13）、金属漏电极（14）和N型重掺杂漏区(15)，所述埋氧层（3）设置在P型衬底（1）中，所述P型体区（8）和N型缓冲区（5）沿横向方向连接并覆盖设置在P型衬底（1）的顶部，所述P型条（6）和N型条（7）沿纵向方向平行连接形成超结结构漂移区，并覆盖设置在N型缓冲区（5）的顶部，同时一端与P型体区（8）沿横向方向连接，所述N型重掺杂漏区(15)沿纵向方向贯穿并嵌入设置在超结结构漂移区另一端的顶部中，所述金属漏电极（14）设置在N型重掺杂漏区(15)的上表面，所述P型体区（8）中设置有相互独立的P型重掺杂体接触区（9）和N型重掺杂源区（10），所述P型重掺杂体接触区（9）和N型重掺杂源区（10）的上表面与设置在P型体区（8）上表面的金属源电极（11）连接，所述栅氧化层（13）设置在N型重掺杂源区（10）和超结结构漂移区之间的P型体区（8）的上表面，所述多晶硅栅电极（12）设置在栅氧化层（13）的上表面，其特征在于，还包括多个N+岛（2）和P型电场屏蔽层（4），所述多个N+岛（2）均匀嵌入设置在P型衬底（1）中，所述P型电场屏蔽层（4）设置在P型衬底（1）中，并且上表面与P型体区（8）和靠近源端的N型缓冲区（5）的下表面连接、下表面与埋氧层（3）的上表面连接。
2.根据权利要求1所述的一种部分SOI超结高压功率半导体器件，其特征在于，所述多个N+岛（2）沿横向方向固定间距，并沿纵向方向贯穿P型衬底（1）。
3.根据权利要求1所述的一种部分SOI超结高压功率半导体器件，其特征在于，所述多个N+岛（2）沿横向方向固定间距，并沿纵向方向分别嵌入设置在P型衬底（1）的两端。
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