CN116387309A - 一种适用于负载开关芯片的静电浪涌防护电路 - Google Patents
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Abstract
针对典型负载开关芯片的ESD/EOS防护措施不足、防护能力弱等缺点，本发明实例设计了一种适用于负载开关芯片的静电浪涌防护电路。本发明实例针对负载开关芯片的工作特性及其静电与浪涌防护等级需求，通过特殊的版图布局，设计多SCR泄流路径，实现快速开启、强抗浪涌防护能力等性能指标；通过调节击穿位置、改变内部三极管增益，抑制内部寄生效应、降低漏电流，实现低功耗、低信号传输损失率等性能指标。本发明实例提出了一种高集成、抗闩锁、强鲁棒性的双向静电与浪涌防护电路，并具有低漏电、弱寄生、强鲁棒性及维持电压可调等特点。
Description
技术领域
本发明属于集成电路的静电放电防护及抗浪涌领域，涉及一种静电防护与抗浪涌器件，具体涉及一种适用于负载开关芯片的静电浪涌防护方法，可用于提高便携式消费电子的产品可靠性。
背景技术
随着集成电路(IC)产业的迅速发展，芯片在制造工艺、封装形式、应用需求等方面呈现出多样性与复杂性，静电放电(ESD)或浪涌(EOS)防护所导致的IC可靠性问题愈发突出。同时，由于消费电子、通讯网络等电子信息产业的迅速发展，智能手机、平板电脑等便携式消费电子产品对ESD/EOS防护提出了更高的需求。负载开关芯片在电路内部承担着关断功能，是保证各类便携式消费电子产品正常工作的重要功能模块。随着集成电路工艺节点的不断降低，芯片集成度越来越高，负载开关芯片需要满足特定设计窗口下，高集成度、强抗浪涌防护能力、低功耗、快响应速度等诸多需求。因此，设计出符合负载开关芯片防护需求的高性能ESD/EOS防护方案，已成为了该领域需要解决的关键问题。
可控硅整流器(SCR)作为传统的ESD/EOS防护器件，具有单位面积鲁棒性高、导通电阻低等诸多优点。但是，SCR所特有的低维持电压、高触发电压特性，极易形成闩锁现象或内部被保护电路的栅氧击穿，从而严重制约了负载开关芯片在各类便携式消费电子领域的发展。因此，伴随着工艺结点及设计窗口的不断缩小、晶体管关键尺寸的不断降低，传统SCR难以适用于先进IC产品，尤其是负载开关芯片应用场景下的ESD/EOS防护。为有效改善SCR的高触发、低维持电压特性，可以通过优化版图布局、设计多击穿位置、多路分流等方式设计ESD/EOS防护方案，抑制SCR内部固有的正反馈特性，降低三极管增益，实现特定设计窗口下的ESD/EOS防护需求。
本发明针对负载开关芯片的工作特性及其静电与浪涌防护等级需求，通过特殊的版图布局，设计多SCR泄流路径，实现快速开启、强抗浪涌防护能力等性能指标；通过调节击穿位置、改变内部三极管增益，抑制内部寄生效应、降低漏电流，实现低功耗、低信号传输损失率等性能指标。本发明提出了一种高集成、抗闩锁、强鲁棒性的双向静电与浪涌防护电路，并具有低漏电、弱寄生、强鲁棒性及维持电压可调等特点。
发明内容
针对典型负载开关芯片的ESD/EOS防护措施不足、防护能力弱等缺点，本发明设计了一种适用于负载开关芯片的静电浪涌防护电路。利用SCR结构强鲁棒性、低导通电阻等优势，采用拓扑状跨桥及浮空N阱，形成双向、抗闩锁、强鲁棒性、低导通电阻的ESD/EOS防护设计电路。本发明设计的静电浪涌防护电路具有低寄生、强泄流能力、维持电压可调等特点。
本发明实例通过以下技术方案实现：
一种适用于负载开关芯片的静电浪涌防护电路，其特征在于：所述静电浪涌防护电路包括嵌入式MOS与SCR的紧凑型电路设计，形成一种高集成的抗闩锁、强鲁棒性、双向电应力防护电路。所述静电浪涌防护电路主要由P衬底、第一N阱、第二N阱、第三N阱、第四N阱、P阱、第一N+注入区、第二N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第六P+注入区、第一多晶硅栅及其所覆盖的第一薄栅氧化层、第二多晶硅栅及其所覆盖的第二薄栅氧化层构成；
其中，在所述P衬底上表面区域的从左至右依次设有所述第一N阱、所述P阱、所述第三N阱、所述第四N阱、所述第二N阱；所述第一N阱的左侧边缘与所述P衬底左侧边缘相连，所述第一N阱的右侧边缘与所述P阱的左侧边缘相连，所述P阱的右侧边缘与所述第二N阱的左侧边缘相连，所述第二N阱的右侧边缘与所述P衬底的右侧边缘相连；
沿宽度方向，利用分割阱技术，在所述P阱的中心部分区域，从上到下分割出所述第三N阱和所述第四N阱，所述第三N阱下侧与所述第四N阱上侧设有一定间距，用于提高所述静电浪涌防护电路维持电压，实现抗闩锁功能；
沿长度方向，在所述第一N阱的表面区域从左至右依次设有所述第一N+注入区、所述第一P+注入区、所述第一多晶硅栅及其所覆盖的所述第一薄栅氧化层、所述第二P+注入区；其中，在所述第一N+注入区的左侧与所述第一N阱的左侧之间设有一定间距，在所述第一N+注入区的右侧与所述第一P+注入区的左侧之间设有一定间距，所述第一P+注入区的右侧边缘均与所述第一薄栅氧化层、所述第一多晶硅栅的左侧边缘相连，所述第一薄栅氧化层、所述第一多晶硅栅的右侧边缘均与所述第二P+注入区左侧边缘相连，用于形成表面触发分流路径，提高电流分布均匀性，实现快开启功能；
所述第三P+注入区横跨在所述第一N阱与所述P阱之间的表面区域，在所述第三P+注入区左侧与所述第二P+注入区右侧之间设有一定间距，在所述第三P+注入区右侧与所述第四P+注入区左侧之间设有一定间距；所述第四P+注入区横跨在所述P阱与所述第二N阱之间的表面区域，所述第四P+注入区右侧与第五P+注入区左侧之间设有一定间距；
在所述第二N阱的表面区域从左至右依次设有所述第五P+注入区、所述第二多晶硅栅及其所覆盖的所述第二薄栅氧化层、所述第六P+注入区、所述第二N+注入区；其中，所述第五P+注入区的右侧边缘均与所述第二薄栅氧化层、所述第二多晶硅栅的左侧边缘相连，所述第二薄栅氧化层、所述第二多晶硅栅的右侧边缘均与所述第六P+注入区左侧边缘相连，在所述第六P+注入区的右侧与所述第二N+注入区的左侧设有一定间距，在所述第二N+注入区的右侧与所述第二N阱的右侧之间设有一定间距；
所述第一N+注入区与第一金属1相连，所述第一P+注入区与第二金属1相连，所述第一多晶硅栅与第三金属1相连，所述第二P+注入区与第四金属1相连，所述第五P+注入区与第五金属1相连，所述第二多晶硅栅与第六金属1相连，所述第六P+注入区与第七金属1相连，所述第二N+注入区与第八金属1相连；
所述第一金属1、所述第二金属1、所述第三金属1均与第一金属2相连，所述第四金属1和所述第五金属1均与第二金属2相连，所述第六金属1、所述第七金属1和所述第八金属1均与第三金属2相连；
从所述第一金属2引出第一电极，用作所述静电浪涌防护电路的第一电学应力端，从第三金属2引出第二电极，用作所述静电浪涌防护电路的第二电学应力端。
本发明的有益技术效果为：
(1)本发明实例中，在所述静电浪涌防护电路的基础上，所述第一N+注入区、所述第二N+注入区、所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第五P+注入区、所述第六P+注入区、所述第一薄栅氧化层、所述第二薄栅氧化层、所述第一多晶硅栅及所述第二多晶硅栅呈全对称版图布局。在所述第一电极和所述第二电极之间施加正向或反向电学应力，所述静电浪涌防护电路的电学特性完全相同，具有双向防护、高集成度的功能。
(2)本发明实例中，在所述静电浪涌防护电路的基础上，当所述第一电学应力端接高电位，所述第二电学应力端接地时，由所述第一P+注入区、所述第一多晶硅栅和所述第二P+注入区构成正向触发PMOS，可形成表面分流路径，提高导通均匀性；由所述第五P+注入区、所述第二多晶硅栅和所述第六P+注入区构成弱开态PMOS，可提高开启速度，促进静电或浪涌电流的快速泄放。
(3)本发明实例中，在所述静电浪涌防护电路的基础上，所述第一N阱均与所述第二P+注入区、所述第三P+注入区存在击穿位置，可促进表面电场均匀性，防止所述静电浪涌防护电路的过早失效。
(4)本发明实例中，在所述静电浪涌防护电路的基础上，由于不同的击穿位置，所述静电浪涌防护电路存在表面、中部、内部三条不同的SCR分流路径，可改善所述静电浪涌防护电路的导通均匀性，增强所述静电浪涌防护电路的抗静电浪涌能力。
(5)本发明实例中，在所述静电浪涌防护电路的基础上，所述P阱的中心部分区域可设置所述第三N阱、所述第四N阱，用于延长SCR传导路径、降低内部三极管放大倍数、提高维持电压，增强所述静电浪涌防护电路的抗闩锁能力。
(6)本发明实例中，在所述静电浪涌防护电路的基础上，通过改变所述第三N阱、所述第四N阱的尺寸和数量，可实现维持电压可调功能，以适应不同电源域的工作需求。
附图说明
图1是本发明实例的结构剖面图；
图2是本发明实例的金属连线图；
图3是本发明实例的应用电路图；
图4是本发明实例的不同剖面位置图；
图5是本发明实例沿AA’方向的剖面结构图；
图6是本发明实例沿BB’方向的剖面结构图；
其中，100：P衬底；101：第一N阱；102：P阱；103：第二N阱；104：第三N阱；105：第四N阱；106：第一N+注入区；107：第一P+注入区；108：第二P+注入区；109：第三P+注入区；110：第四P+注入区；111：第五P+注入区；112：第六P+注入区；113：第二N+注入区；114：第一薄栅氧化层；115：第二薄栅氧化层；116：第一多晶硅栅；117：第二多晶硅栅；
201：第一金属1；202：第二金属1；203：第三金属1；204：第四金属1；205：第五金属1；206：第六金属1；207：第七金属1；208：第八金属1；209：第一金属2；210：第二金属2；211：第三金属2；
301：第一电极；302：第二电极。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明实例的结构剖面图如图1所示，所述静电浪涌防护电路主要由P衬底100、第一N阱101、第二N阱103、第三N阱104、第四N阱105、P阱102、第一N+注入区106、第二N+注入区113、第一P+注入区107、第二P+注入区108、第三P+注入区109、第四P+注入区110、第五P+注入区111、第六P+注入区112、第一多晶硅栅116及其所覆盖的第一薄栅氧化层114、第二多晶硅栅117及其所覆盖的第二薄栅氧化层115构成；
其中，在所述P衬底100上表面区域的从左至右依次设有所述第一N阱101、所述P阱102、所述第三N阱104、所述第四N阱105、所述第二N阱103；所述第一N阱101左侧边缘与所述P衬底100左侧边缘相连，所述第一N阱101的右侧边缘与所述P阱102的左侧边缘相连，所述P阱102的右侧边缘与所述第二N阱103的左侧边缘相连，所述第二N阱103的右侧边缘与所述P衬底100的右侧边缘相连；
沿宽度方向，利用分割阱技术，在所述P阱102的中心部分区域，从上到下分割出所述第三N阱104和所述第四N阱105，所述第三N阱104下侧与所述第四N阱105上侧设有一定间距，用于提高所述静电浪涌防护电路维持电压，实现抗闩锁功能；
沿长度方向，在所述第一N阱101的表面区域从左至右依次设有所述第一N+注入区106、所述第一P+注入区107、所述第一多晶硅栅116及其所覆盖的所述第一薄栅氧化层114、所述第二P+注入区108；其中，在所述第一N+注入区106的左侧与所述第一N阱101的左侧之间设有一定间距，在所述第一N+注入区106的右侧与所述第一P+注入区107的左侧之间设有一定间距，所述第一P+注入区107的右侧边缘均与所述第一薄栅氧化层114、所述第一多晶硅栅116的左侧边缘相连，所述第一薄栅氧化层114、所述第一多晶硅栅116的右侧边缘均与所述第二P+注入区108左侧边缘相连，用于形成表面触发分流路径，提高电流分布均匀性，实现快开启功能；
所述第三P+注入区109横跨在所述第一N阱101与所述P阱102之间的表面区域，在所述第三P+注入区109左侧与所述第二P+注入区108右侧之间设有一定间距，在所述第三P+注入区109右侧与所述第四P+注入区110左侧之间设有一定间距；所述第四P+注入区110横跨在所述P阱102与所述第二N阱103之间的表面区域，在所述第四P+注入区110右侧与第五P+注入区111左侧之间设有一定间距；
在所述第二N阱103的表面区域从左至右依次设有所述第五P+注入区111、所述第二多晶硅栅117及其所覆盖的所述第二薄栅氧化层115、所述第六P+注入区112、所述第二N+注入区113；其中，所述第五P+注入区111的右侧边缘均与所述第二薄栅氧化层115、所述第二多晶硅栅117的左侧边缘相连，所述第二薄栅氧化层115、所述第二多晶硅栅117的右侧边缘均与所述第六P+注入区112左侧边缘相连，在所述第六P+注入区112的右侧与所述第二N+注入区113的左侧设有一定间距，在所述第二N+注入区113的右侧与所述第二N阱103的右侧之间设有一定间距。
本发明实例的金属连线图如图2所示，所述第一N+注入区106与第一金属1 201相连，所述第一P+注入区107与第二金属1 202相连，所述第一多晶硅栅116与第三金属1 203相连，所述第二P+注入区108与第四金属1 204相连，所述第五P+注入区111与第五金属1205相连，所述第二多晶硅栅117与第六金属1 206相连，所述第六P+注入区112与第七金属1207相连，所述第二N+注入区113与第八金属1 208相连；
所述第一金属1 201、所述第二金属1 202、所述第三金属1 203均与第一金属2209相连，所述第四金属1 204和所述第五金属1 205均与第二金属2 210相连，所述第六金属1206、所述第七金属1 207和所述第八金属1 208均与第三金属2 211相连；
从所述第一金属2 209引出第一电极301，用作所述静电浪涌防护电路的第一电学应力端，从第三金属2 211引出第二电极302，用作所述静电浪涌防护电路的第二电学应力端。
本发明实例的应用电路图如图3所示，包括：输入信号端口Vin，电压偏置端口Vbais，使能端口EN，输出信号端口D1，输出信号端口D2，输出信号端口Vout，输出信号端口D3，地端GND，电容C1，电阻R1、R2。以NMOSFET为例，所述应用电路的虚框线内部为所述负载开关芯片的核心工作电路。本发明实例所设计的一种适用于负载开关芯片的静电浪涌防护电路应用端口为输入5V信号端口Vin、5V电压偏置端口Vbais及控制模块与NMOS栅端间的静电与浪涌防护。
本发明实例的不同剖面位置图如图4所示，沿着不同的剖面，所述静电浪涌防护电路的电流路径不同，功能也不相同。当所述第一电学应力端接高电位，所述第二电学应力端接地时，本防护电路沿AA’剖面的结构如图5所示。在所述静电浪涌防护电路发生雪崩击穿前，漂移电流主要通过嵌入式MOS管和由所述第一N+注入区106、所述P阱102和所述第二N+注入区113构成的寄生NPN管泄放。当雪崩击穿发生后，雪崩电流主要通过所述第一P+注入区107、所述第一N阱101、所述第三P+注入区109和所述第二N+注入区113组成的表面SCR路径，所述第一P+注入区107、所述第一N阱101、所述P阱102和所述第二N+注入区113组成的内部SCR路径。本防护电路沿BB’剖面的结构如图6所示。随着雪崩倍增电流的逐渐增大，由所述第四N阱105和所述P阱102构成的反偏PN结开启，由所述第一P+注入区107、所述第一N阱101、所述P阱102、所述第四N阱105、所述P阱102和所述第二N+注入区113组成的中部级联SCR路径开启，泄放静电浪涌电流。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种适用于负载开关芯片的静电浪涌防护电路，其特征在于：所述静电浪涌防护电路包括嵌入式MOS与SCR的紧凑型电路设计，形成一种高集成的抗闩锁、强鲁棒性、双向电应力防护电路；
所述静电浪涌防护电路包括：P衬底(100)、第一N阱(101)、第二N阱(103)、第三N阱(104)、第四N阱(105)、P阱(102)、第一N+注入区(106)、第二N+注入区(113)、第一P+注入区(107)、第二P+注入区(108)、第三P+注入区(109)、第四P+注入区(110)、第五P+注入区(111)、第六P+注入区(112)、第一多晶硅栅(116)及其所覆盖的第一薄栅氧化层(114)、第二多晶硅栅(117)及其所覆盖的第二薄栅氧化层(115)；
其中，在所述P衬底(100)上表面区域的从左至右依次设有所述第一N阱(101)、所述P阱(102)、所述第三N阱(104)、所述第四N阱(105)、所述第二N阱(103)；所述第一N阱(101)左侧边缘与所述P衬底(100)左侧边缘相连，所述第一N阱(101)的右侧边缘与所述P阱(102)的左侧边缘相连，所述P阱(102)的右侧边缘与所述第二N阱(103)的左侧边缘相连，所述第二N阱(103)的右侧边缘与所述P衬底(100)的右侧边缘相连；
沿宽度方向，利用分割阱技术，在所述P阱(102)的中心部分区域，从上到下分割出所述第三N阱(104)和所述第四N阱(105)，所述第三N阱(104)下侧与所述第四N阱(105)上侧设有间距，用于提高所述静电浪涌防护电路维持电压，实现抗闩锁功能；
沿长度方向，在所述第一N阱(101)的表面区域从左至右依次设有所述第一N+注入区(106)、所述第一P+注入区(107)、所述第一多晶硅栅(116)及其所覆盖的所述第一薄栅氧化层(114)、所述第二P+注入区(108)；其中，在所述第一N+注入区(106)的左侧与所述第一N阱(101)的左侧之间设有间距，在所述第一N+注入区(106)的右侧与所述第一P+注入区(107)的左侧之间设有间距，所述第一P+注入区(107)的右侧边缘均与所述第一薄栅氧化层(114)、所述第一多晶硅栅(116)的左侧边缘相连，所述第一薄栅氧化层(114)、所述第一多晶硅栅(116)的右侧边缘与均所述第二P+注入区(108)左侧边缘相连，用于形成表面触发分流路径，提高电流分布均匀性，实现快开启功能；
所述第三P+注入区(109)横跨在所述第一N阱(101)与所述P阱(102)之间的表面区域，在所述第三P+注入区(109)左侧与所述第二P+注入区(108)右侧之间设有间距，在所述第三P+注入区(109)右侧与所述第四P+注入区(110)左侧之间设有一间距；所述第四P+注入区(110)横跨在所述P阱(102)与所述第二N阱(103)之间的表面区域，在所述第四P+注入区(110)右侧与第五P+注入区(111)左侧之间设有一间距；
在所述第二N阱(103)的表面区域从左至右依次设有所述第五P+注入区(111)、所述第二多晶硅栅(117)及其所覆盖的所述第二薄栅氧化层(115)、所述第六P+注入区(112)、所述第二N+注入区(113)；其中，所述第五P+注入区(111)的右侧边缘均与所述第二薄栅氧化层(115)、所述第二多晶硅栅(117)的左侧边缘相连，所述第二薄栅氧化层(115)、所述第二多晶硅栅(117)的右侧边缘均与所述第六P+注入区(112)左侧边缘相连，在所述第六P+注入区(112)的右侧与所述第二N+注入区(113)的左侧设有间距,在所述第二N+注入区(113)的右侧与所述第二N阱(103)的右侧之间设有间距；
所述第一N+注入区(106)与第一金属1(201)相连，所述第一P+注入区(107)与第二金属1(202)相连，所述第一多晶硅栅(116)与第三金属1(203)相连，所述第二P+注入区(108)与第四金属1(204)相连，所述第五P+注入区(111)与第五金属1(205)相连，所述第二多晶硅栅(117)与第六金属1(206)相连，所述第六P+注入区(112)与第七金属1(207)相连，所述第二N+注入区(113)与第八金属1(208)相连；
所述第一金属1(201)、所述第二金属1(202)、所述第三金属1(203)均与第一金属2(209)相连，所述第四金属1(204)和所述第五金属1(205)均与第二金属2(210)相连，所述第六金属1(206)、所述第七金属1(207)和所述第八金属1(208)均与第三金属2(211)相连；
从所述第一金属2(209)引出第一电极(301)，用作所述静电浪涌防护电路的第一电学应力端，从第三金属2(211)引出第二电极(302)，用作所述静电浪涌防护电路的第二电学应力端。
2.根据权利要求1所述静电浪涌防护电路，其特征还在于，所述第一N+注入区(106)、所述第二N+注入区(113)、所述第一P+注入区(107)、所述第二P+注入区(108)、所述第三P+注入区(109)、所述第四P+注入区(110)、所述第五P+注入区(111)、所述第六P+注入区(112)、所述第一薄栅氧化层(114)、所述第二薄栅氧化层(115)、所述第一多晶硅栅(116)及所述第二多晶硅栅(117)呈全对称版图布局；在所述第一电极(301)和所述第二电极(302)之间施加正向或反向电学应力，所述静电浪涌防护电路的电学特性完全相同，具有双向防护、高集成度的功能。
3.根据权利要求1所述静电浪涌防护电路，其特征还在于，当所述第一电学应力端接高电位，所述第二电学应力端接地时，由所述第一P+注入区(107)、所述第一多晶硅栅(116)和所述第二P+注入区(108)构成正向触发PMOS，形成表面分流路径，提高导通均匀性；由所述第五P+注入区(111)、所述第二多晶硅栅(117)和所述第六P+注入区(112)构成弱开态PMOS，提高开启速度，促进静电或浪涌电流的快速泄放。
4.根据权利要求1所述静电浪涌防护电路，其特征还在于，所述第一N阱(101)均与所述第二P+注入区(108)、所述第三P+注入区(109)存在击穿位置，用于促进表面电场均匀性，防止所述静电浪涌防护电路的过早失效。
5.根据权利要求1所述静电浪涌防护电路，其特征还在于，由于不同的击穿位置，所述静电浪涌防护电路存在表面、中部、内部三条不同的SCR分流路径，用于改善所述静电浪涌防护电路的导通均匀性，增强所述静电浪涌防护电路的抗静电浪涌能力。
6.根据权利要求1所述静电浪涌防护电路，其应用电路特征在于，所述P阱(102)的中心部分区域设置所述第三N阱(104)、所述第四N阱(105)，用于延长SCR传导路径、降低内部三极管放大倍数、提高维持电压，增强所述静电浪涌防护电路的抗闩锁能力。
7.根据权利要求1所述静电浪涌防护电路，其应用电路特征还在于，通过改变所述第三N阱(104)、所述第四N阱(105)的尺寸和数量，用于实现维持电压可调功能，以适应不同电源域的工作需求。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310318302.2A CN116387309A (zh) | 2023-03-29 | 2023-03-29 | 一种适用于负载开关芯片的静电浪涌防护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310318302.2A CN116387309A (zh) | 2023-03-29 | 2023-03-29 | 一种适用于负载开关芯片的静电浪涌防护电路 |
Publications (1)
| Publication Number | Publication Date |
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| CN116387309A true CN116387309A (zh) | 2023-07-04 |
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ID=86974421
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| CN202310318302.2A Pending CN116387309A (zh) | 2023-03-29 | 2023-03-29 | 一种适用于负载开关芯片的静电浪涌防护电路 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118053962A (zh) * | 2024-04-16 | 2024-05-17 | 深圳市色彩光电有限公司 | 一种幻彩灯珠结构及其制造方法 |
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2023
- 2023-03-29 CN CN202310318302.2A patent/CN116387309A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118053962A (zh) * | 2024-04-16 | 2024-05-17 | 深圳市色彩光电有限公司 | 一种幻彩灯珠结构及其制造方法 |
| CN118053962B (zh) * | 2024-04-16 | 2024-06-14 | 深圳市色彩光电有限公司 | 一种幻彩灯珠结构及其制造方法 |
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