JP2001217414A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 トランジスタがＯＮ状態でのリーク電流を抑
制する。 【解決手段】 高耐圧トランジスタのチャンネルストッ
パ領域となるＰ型拡散層７をゲート酸化膜８と離間して
外側に配置することで、ゲート電極９に高電圧が印加さ
れた時、ゲート酸化膜８下に発生するＮ型反転層１１と
ＰＮ接合を形成するＰ型領域をＰ型拡散層７より低濃度
のＰ型ウエル２とすることができるため、従来のＰ型拡
散層７とのＰＮ接合よりも、Ｐ型領域の濃度が薄くなる
ため、エネルギー障壁が高くなり、ＰＮ接合でのリーク
を抑制することができる。
制する。 【解決手段】 高耐圧トランジスタのチャンネルストッ
パ領域となるＰ型拡散層７をゲート酸化膜８と離間して
外側に配置することで、ゲート電極９に高電圧が印加さ
れた時、ゲート酸化膜８下に発生するＮ型反転層１１と
ＰＮ接合を形成するＰ型領域をＰ型拡散層７より低濃度
のＰ型ウエル２とすることができるため、従来のＰ型拡
散層７とのＰＮ接合よりも、Ｐ型領域の濃度が薄くなる
ため、エネルギー障壁が高くなり、ＰＮ接合でのリーク
を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
用いられる高耐圧トランジスタ等の半導体装置に関する
ものである。
用いられる高耐圧トランジスタ等の半導体装置に関する
ものである。
【０００２】
【従来の技術】高耐圧トランジスタは、その多くが液晶
ディスプレイの駆動用回路（ドライバー）を構成する素
子として使用されている。液晶ディスプレイは近年、高
精細化、低消費電力化、大画面化が進み、そこに用いら
れる液晶ドライバーは、ますます、高耐圧、低消費電力
が要求されるようになってきた。こういった液晶ドライ
バーでは同一の半導体チップ上に一般回路用のＣＭＯＳ
ＦＥＴと高耐圧ＭＯＳＦＥＴとを併設し、回路の構成と
しては、半導体チップから外部への出力端子に接続する
周辺回路に高耐圧ＭＯＳＦＥＴが用いられ、半導体チッ
プ内部に、この高耐圧ＭＯＳＦＥＴを制御する低電圧動
作の高集積回路を構成するＣＭＯＳＦＥＴで形成され
る。
ディスプレイの駆動用回路（ドライバー）を構成する素
子として使用されている。液晶ディスプレイは近年、高
精細化、低消費電力化、大画面化が進み、そこに用いら
れる液晶ドライバーは、ますます、高耐圧、低消費電力
が要求されるようになってきた。こういった液晶ドライ
バーでは同一の半導体チップ上に一般回路用のＣＭＯＳ
ＦＥＴと高耐圧ＭＯＳＦＥＴとを併設し、回路の構成と
しては、半導体チップから外部への出力端子に接続する
周辺回路に高耐圧ＭＯＳＦＥＴが用いられ、半導体チッ
プ内部に、この高耐圧ＭＯＳＦＥＴを制御する低電圧動
作の高集積回路を構成するＣＭＯＳＦＥＴで形成され
る。
【０００３】このような回路に用いられるオフセット型
ソース・ドレインを有する高耐圧トランジスタの構造を
図３に示す。図３（ａ）は従来の半導体装置である高耐
圧トランジスタの平面図であり、図３（ｂ）は図３
（ａ）におけるＡ−Ｂ間の断面図である。また、図３
（ｃ）は図３（ａ）におけるＣ−Ｄ間の断面図である。
ソース・ドレインを有する高耐圧トランジスタの構造を
図３に示す。図３（ａ）は従来の半導体装置である高耐
圧トランジスタの平面図であり、図３（ｂ）は図３
（ａ）におけるＡ−Ｂ間の断面図である。また、図３
（ｃ）は図３（ａ）におけるＣ−Ｄ間の断面図である。
【０００４】図３（ｂ），（ｃ）の断面図を参照する
と、Ｐ型基板１の表面上にＰ型ウエル２があり、Ｐ型ウ
エル２の表面には、Ｎ型ソース／ドレイン拡散層３ａ，
３ｂ、Ｐ型ガードバンド拡散層４、選択酸化により形成
されたＬＯＣＯＳ酸化膜５があり、さらに、ＬＯＣＯＳ
酸化膜５の下には、Ｎ型オフセット拡散層６ａ，６ｂ、
Ｐ型拡散層７があり、さらにゲート酸化膜８上からＬＯ
ＣＯＳ酸化膜５に一部かかるようにポリシリコンゲート
電極９がある。このＰ型拡散層７は高耐圧トランジスタ
のＬＯＣＯＳ酸化膜５の下のチャンネルストッパ領域と
して必要なものである。
と、Ｐ型基板１の表面上にＰ型ウエル２があり、Ｐ型ウ
エル２の表面には、Ｎ型ソース／ドレイン拡散層３ａ，
３ｂ、Ｐ型ガードバンド拡散層４、選択酸化により形成
されたＬＯＣＯＳ酸化膜５があり、さらに、ＬＯＣＯＳ
酸化膜５の下には、Ｎ型オフセット拡散層６ａ，６ｂ、
Ｐ型拡散層７があり、さらにゲート酸化膜８上からＬＯ
ＣＯＳ酸化膜５に一部かかるようにポリシリコンゲート
電極９がある。このＰ型拡散層７は高耐圧トランジスタ
のＬＯＣＯＳ酸化膜５の下のチャンネルストッパ領域と
して必要なものである。
【０００５】また図３（ａ）の平面図を参照すると、Ｎ
型オフセット拡散層６ａ，６ｂは、高不純物濃度Ｎ型ソ
ース／ドレイン拡散層３ａ，３ｂの周囲にあって、ゲー
ト酸化膜８の下には存在しない。また、Ｎ型オフセット
拡散層６ａ，６ｂに接してＰ型拡散層７があり、ゲート
酸化膜８はソース側Ｎ型オフセット拡散層６ａとドレイ
ン側Ｎ型オフセット拡散層６ｂの横方向の境界線の延長
線上よりも突き出すように存在している（領域１０）。
Ｐ型拡散層７は、Ｐ型ガードバンド拡散層４の内側に形
成され、Ｎ型オフセット拡散層６ａ，６ｂに接してあ
り、前述のゲート酸化膜８がソース側Ｎ型オフセット拡
散層６ａとドレイン側Ｎ型オフセット拡散層６ｂの横方
向の境界線の延長線上よりも突き出した領域１０の下に
も存在している。これは図３（ａ）のＣＤ線で切られた
断面の断面図である図３（ｃ）を見れば明らかである。
なお、ＬＯＣＯＳ酸化膜５は、図３（ａ）において、Ｐ
型ガードバンド拡散層４の内側であって、かつＮ型ソー
ス／ドレイン拡散層３ａ，３ｂとゲート酸化膜８とを除
いた領域、すなわち破線のハッチング部分の領域に形成
されている。従来の高耐圧トランジスタは以上のような
構成となっている。
型オフセット拡散層６ａ，６ｂは、高不純物濃度Ｎ型ソ
ース／ドレイン拡散層３ａ，３ｂの周囲にあって、ゲー
ト酸化膜８の下には存在しない。また、Ｎ型オフセット
拡散層６ａ，６ｂに接してＰ型拡散層７があり、ゲート
酸化膜８はソース側Ｎ型オフセット拡散層６ａとドレイ
ン側Ｎ型オフセット拡散層６ｂの横方向の境界線の延長
線上よりも突き出すように存在している（領域１０）。
Ｐ型拡散層７は、Ｐ型ガードバンド拡散層４の内側に形
成され、Ｎ型オフセット拡散層６ａ，６ｂに接してあ
り、前述のゲート酸化膜８がソース側Ｎ型オフセット拡
散層６ａとドレイン側Ｎ型オフセット拡散層６ｂの横方
向の境界線の延長線上よりも突き出した領域１０の下に
も存在している。これは図３（ａ）のＣＤ線で切られた
断面の断面図である図３（ｃ）を見れば明らかである。
なお、ＬＯＣＯＳ酸化膜５は、図３（ａ）において、Ｐ
型ガードバンド拡散層４の内側であって、かつＮ型ソー
ス／ドレイン拡散層３ａ，３ｂとゲート酸化膜８とを除
いた領域、すなわち破線のハッチング部分の領域に形成
されている。従来の高耐圧トランジスタは以上のような
構成となっている。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、以下のような問題点があった。問題点を説
明するために従来のトランジスタの構造を再度図４に示
す。図４（ａ）は従来の高耐圧トランジスタの平面図で
あり、図４（ｂ）は図４（ａ）におけるＡ−Ｂ間の断面
図である。図４（ｂ）における２点鎖線は図４（ａ）の
ＡＢ線の屈曲部を示す線である。
の構成では、以下のような問題点があった。問題点を説
明するために従来のトランジスタの構造を再度図４に示
す。図４（ａ）は従来の高耐圧トランジスタの平面図で
あり、図４（ｂ）は図４（ａ）におけるＡ−Ｂ間の断面
図である。図４（ｂ）における２点鎖線は図４（ａ）の
ＡＢ線の屈曲部を示す線である。
【０００７】液晶パネルのドライバーとして使用される
ような時、例えばドレインが直接出力パッドにつなが
り、さらに、出力パッドが液晶パネルにつながると、高
耐圧トランジスタにとっては容量負荷となるため、ドレ
インがオープン状態となる。その時、Ｎ型ソース拡散層
３ａには０Ｖ、ゲート電極９には＋４０Ｖ、Ｐ型ウエル
２並びにＰ型ガードバンド拡散層４には−４０Ｖがかか
っており、トランジスタはＯＮ（オン）状態となる。こ
ういった電圧印加条件の時、ゲート電圧によって、ゲー
ト酸化膜８の直下にはＮ型反転層１１が形成される。こ
のＮ型反転層１１とＰ型拡散層７がＰＮ接合を形成す
る。Ｎ型ソース拡散層３ａ，Ｎ型オフセット拡散層６ａ
とＮ型反転層１１とは電気的に接続されるからＮ型反転
層１１も約０Ｖとなる。このようにしてＰ型ガードバン
ド拡散層４に印加される−４０ＶとＮ型ソース拡散層３
ａに印加される０Ｖの間の電位差約４０Ｖが、このＰＮ
接合にかかり、ＰＮ接合のエネルギー障壁を電子が通り
抜けるトンネリング現象がおこることによって、リーク
電流が発生すると考えられる。リーク電流が発生する
と、液晶パネルに実装された場合に、動作に寄与しない
余分な電流が流れ、消費電力が高くなるという問題につ
ながる。図３、図４においては、Ｎチャンネルトランジ
スタで説明したが、Ｐチャンネルトランジスタでも同様
の現象が起こる。
ような時、例えばドレインが直接出力パッドにつなが
り、さらに、出力パッドが液晶パネルにつながると、高
耐圧トランジスタにとっては容量負荷となるため、ドレ
インがオープン状態となる。その時、Ｎ型ソース拡散層
３ａには０Ｖ、ゲート電極９には＋４０Ｖ、Ｐ型ウエル
２並びにＰ型ガードバンド拡散層４には−４０Ｖがかか
っており、トランジスタはＯＮ（オン）状態となる。こ
ういった電圧印加条件の時、ゲート電圧によって、ゲー
ト酸化膜８の直下にはＮ型反転層１１が形成される。こ
のＮ型反転層１１とＰ型拡散層７がＰＮ接合を形成す
る。Ｎ型ソース拡散層３ａ，Ｎ型オフセット拡散層６ａ
とＮ型反転層１１とは電気的に接続されるからＮ型反転
層１１も約０Ｖとなる。このようにしてＰ型ガードバン
ド拡散層４に印加される−４０ＶとＮ型ソース拡散層３
ａに印加される０Ｖの間の電位差約４０Ｖが、このＰＮ
接合にかかり、ＰＮ接合のエネルギー障壁を電子が通り
抜けるトンネリング現象がおこることによって、リーク
電流が発生すると考えられる。リーク電流が発生する
と、液晶パネルに実装された場合に、動作に寄与しない
余分な電流が流れ、消費電力が高くなるという問題につ
ながる。図３、図４においては、Ｎチャンネルトランジ
スタで説明したが、Ｐチャンネルトランジスタでも同様
の現象が起こる。
【０００８】本発明の目的は、トランジスタがＯＮ状態
でのリーク電流を抑制できる半導体装置を提供すること
である。
でのリーク電流を抑制できる半導体装置を提供すること
である。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
一導電型領域上の所定の領域に形成したトランジスタの
ゲート絶縁膜と、ゲート絶縁膜上に形成したトランジス
タのゲート電極と、一導電型領域上であってかつゲート
絶縁膜の両側に形成した他導電型の拡散層と、ゲート絶
縁膜および他導電型の拡散層を囲むように形成され一導
電型領域よりも不純物濃度の高い一導電型の拡散層とを
備えた半導体装置であって、一導電型の拡散層は、ゲー
ト絶縁膜の形成領域のうちチャンネル幅方向の両端部の
領域と接するように形成したことを特徴とするものであ
る。
一導電型領域上の所定の領域に形成したトランジスタの
ゲート絶縁膜と、ゲート絶縁膜上に形成したトランジス
タのゲート電極と、一導電型領域上であってかつゲート
絶縁膜の両側に形成した他導電型の拡散層と、ゲート絶
縁膜および他導電型の拡散層を囲むように形成され一導
電型領域よりも不純物濃度の高い一導電型の拡散層とを
備えた半導体装置であって、一導電型の拡散層は、ゲー
ト絶縁膜の形成領域のうちチャンネル幅方向の両端部の
領域と接するように形成したことを特徴とするものであ
る。
【００１０】この構成によれば、一導電型の拡散層を、
ゲート絶縁膜の形成領域のうちチャンネル幅方向の両端
部の領域と接するように形成したことにより、トランジ
スタのＯＮ状態で発生するチャンネル領域の反転層（ゲ
ート絶縁膜の下の他導電型の反転層）と一導電型の拡散
層とのＰＮ接合がゲート絶縁膜の端部の直下部分だけと
なり、従来例より接合面積が小さくなる。従ってトンネ
リングによって発生するリーク電流を従来例に比べて小
さくすることができる。
ゲート絶縁膜の形成領域のうちチャンネル幅方向の両端
部の領域と接するように形成したことにより、トランジ
スタのＯＮ状態で発生するチャンネル領域の反転層（ゲ
ート絶縁膜の下の他導電型の反転層）と一導電型の拡散
層とのＰＮ接合がゲート絶縁膜の端部の直下部分だけと
なり、従来例より接合面積が小さくなる。従ってトンネ
リングによって発生するリーク電流を従来例に比べて小
さくすることができる。
【００１１】また、本発明の半導体装置は、一導電型領
域上の所定の領域に形成したトランジスタのゲート絶縁
膜と、ゲート絶縁膜上に形成したトランジスタのゲート
電極と、一導電型領域上であってかつゲート絶縁膜の両
側に形成した他導電型の拡散層と、ゲート絶縁膜および
他導電型の拡散層を囲むように形成され一導電型領域よ
りも不純物濃度の高い一導電型の拡散層とを備えた半導
体装置であって、一導電型の拡散層は、ゲート絶縁膜と
離間して形成したことを特徴とするものである。
域上の所定の領域に形成したトランジスタのゲート絶縁
膜と、ゲート絶縁膜上に形成したトランジスタのゲート
電極と、一導電型領域上であってかつゲート絶縁膜の両
側に形成した他導電型の拡散層と、ゲート絶縁膜および
他導電型の拡散層を囲むように形成され一導電型領域よ
りも不純物濃度の高い一導電型の拡散層とを備えた半導
体装置であって、一導電型の拡散層は、ゲート絶縁膜と
離間して形成したことを特徴とするものである。
【００１２】この構成によれば、一導電型の拡散層をゲ
ート絶縁膜と離間して形成したことにより、トランジス
タのＯＮ状態で発生するチャンネル領域の反転層（ゲー
ト絶縁膜の下の他導電型の反転層）とＰＮ接合を形成す
るのは一導電型の拡散層よりも濃度の低い一導電型領域
となり、ＰＮ接合のエネルギー障壁は、一導電型の拡散
層と他導電型の反転層のＰＮ接合のエネルギー障壁より
も高くなり、リーク電流の発生を抑制できる。
ート絶縁膜と離間して形成したことにより、トランジス
タのＯＮ状態で発生するチャンネル領域の反転層（ゲー
ト絶縁膜の下の他導電型の反転層）とＰＮ接合を形成す
るのは一導電型の拡散層よりも濃度の低い一導電型領域
となり、ＰＮ接合のエネルギー障壁は、一導電型の拡散
層と他導電型の反転層のＰＮ接合のエネルギー障壁より
も高くなり、リーク電流の発生を抑制できる。
【００１３】また、本発明の半導体装置において、トラ
ンジスタは、ゲート電極に数十Ｖの電圧が印加される高
耐圧トランジスタである場合特にその効果を発揮でき、
また一導電型の拡散層はより具体的にはチャンネルスト
ッパ領域とすることができるものである。
ンジスタは、ゲート電極に数十Ｖの電圧が印加される高
耐圧トランジスタである場合特にその効果を発揮でき、
また一導電型の拡散層はより具体的にはチャンネルスト
ッパ領域とすることができるものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るために、全図において同一機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るために、全図において同一機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
【００１５】（第１の実施の形態）本発明の第１の実施
の形態の半導体装置であるＮチャンネル高耐圧トランジ
スタの構成を図１に示す。図１（ａ）は第１の実施の形
態である高耐圧トランジスタの平面図であり、図１
（ｂ）は図１（ａ）におけるＡ−Ｂ間の断面図、図１
（ｃ）は図１（ａ）におけるＣ−Ｄ間の断面図である。
図１（ｃ）における２点鎖線は図１（ａ）のＣＤ線の屈
曲部を示す線である。
の形態の半導体装置であるＮチャンネル高耐圧トランジ
スタの構成を図１に示す。図１（ａ）は第１の実施の形
態である高耐圧トランジスタの平面図であり、図１
（ｂ）は図１（ａ）におけるＡ−Ｂ間の断面図、図１
（ｃ）は図１（ａ）におけるＣ−Ｄ間の断面図である。
図１（ｃ）における２点鎖線は図１（ａ）のＣＤ線の屈
曲部を示す線である。
【００１６】Ｐ型基板１の表面上にＰ型ウエル２があ
り、Ｐ型ウエル２の表面には、Ｎ型ソース／ドレイン拡
散層３ａ，３ｂ、Ｐ型ガードバンド拡散層４、ＬＯＣＯ
Ｓ酸化膜５があり、さらに、ＬＯＣＯＳ酸化膜５の下に
は、Ｎ型オフセットソース・ドレイン拡散層６ａ，６
ｂ、Ｐ型拡散層７がある。このＰ型拡散層７はＬＯＣＯ
Ｓ酸化膜５の下のチャンネルストッパ領域としての役割
を果たすために必要なものである。さらにゲート酸化膜
８上からＬＯＣＯＳ酸化膜５に一部かかるようにポリシ
リコンゲート電極９がある。
り、Ｐ型ウエル２の表面には、Ｎ型ソース／ドレイン拡
散層３ａ，３ｂ、Ｐ型ガードバンド拡散層４、ＬＯＣＯ
Ｓ酸化膜５があり、さらに、ＬＯＣＯＳ酸化膜５の下に
は、Ｎ型オフセットソース・ドレイン拡散層６ａ，６
ｂ、Ｐ型拡散層７がある。このＰ型拡散層７はＬＯＣＯ
Ｓ酸化膜５の下のチャンネルストッパ領域としての役割
を果たすために必要なものである。さらにゲート酸化膜
８上からＬＯＣＯＳ酸化膜５に一部かかるようにポリシ
リコンゲート電極９がある。
【００１７】図１（ａ）を参照して平面的に見ると、Ｎ
型オフセット拡散層６ａ，６ｂは、Ｎ型ソース／ドレイ
ン拡散層３ａ，３ｂの周囲、例えば拡散層３ａ，３ｂの
端部から６μｍの範囲にあって、ゲート酸化膜８の下に
は存在しない。また、Ｎ型オフセット拡散層６ａ，６ｂ
に接してＰ型拡散層７があり、ゲート酸化膜８はソース
側Ｎ型オフセット拡散層６ａとドレイン側Ｎ型オフセッ
ト拡散層６ｂの横方向の境界線よりも例えば４μｍ突き
出すように存在している。Ｐ型拡散層７は、Ｐ型ガード
バンド拡散層４の内側に形成され、Ｎ型オフセット拡散
層６ａ，６ｂに接してあり、さらにゲート酸化膜８の形
成領域とは接して存在し、ソース側Ｎ型オフセット拡散
層６ａとドレイン側のＮ型オフセット拡散層６ｂの横方
向の境界線よりも突き出しているゲート酸化膜８の領域
の下にはＰ型拡散層７は存在しない。すなわちゲート酸
化膜８が形成された領域下にはＰ型拡散層７は存在しな
いのである。本実施の形態では、Ｐ型拡散層７の形成領
域が図３の従来例と一部異なるだけで、他の構成は従来
例と同様であり、ＬＯＣＯＳ酸化膜５も従来例と同じ領
域に形成されている。
型オフセット拡散層６ａ，６ｂは、Ｎ型ソース／ドレイ
ン拡散層３ａ，３ｂの周囲、例えば拡散層３ａ，３ｂの
端部から６μｍの範囲にあって、ゲート酸化膜８の下に
は存在しない。また、Ｎ型オフセット拡散層６ａ，６ｂ
に接してＰ型拡散層７があり、ゲート酸化膜８はソース
側Ｎ型オフセット拡散層６ａとドレイン側Ｎ型オフセッ
ト拡散層６ｂの横方向の境界線よりも例えば４μｍ突き
出すように存在している。Ｐ型拡散層７は、Ｐ型ガード
バンド拡散層４の内側に形成され、Ｎ型オフセット拡散
層６ａ，６ｂに接してあり、さらにゲート酸化膜８の形
成領域とは接して存在し、ソース側Ｎ型オフセット拡散
層６ａとドレイン側のＮ型オフセット拡散層６ｂの横方
向の境界線よりも突き出しているゲート酸化膜８の領域
の下にはＰ型拡散層７は存在しない。すなわちゲート酸
化膜８が形成された領域下にはＰ型拡散層７は存在しな
いのである。本実施の形態では、Ｐ型拡散層７の形成領
域が図３の従来例と一部異なるだけで、他の構成は従来
例と同様であり、ＬＯＣＯＳ酸化膜５も従来例と同じ領
域に形成されている。
【００１８】ここで、各拡散層の表面濃度，深さを例を
挙げて説明すると、Ｎ型オフセット拡散層６ａ，６ｂの
表面濃度は３．４×１０16／ｃｍ3 、深さが１．０μｍ
である。Ｐ型拡散層７の表面濃度は４．０×１０16／ｃ
ｍ3 、深さが１．２μｍである。Ｎ型ソース／ドレイン
拡散層３ａ，３ｂの表面濃度は１．４×１０20／ｃ
ｍ 3 、Ｐ型ガードバンド拡散層４の表面濃度は１．４×
１０20／ｃｍ3 であり、Ｐ型ウエル２は表面濃度が１．
９×１０15／ｃｍ3 、深さが１６μｍである。また、Ｌ
ＯＣＯＳ酸化膜５の膜厚は８００ｎｍで、ゲート酸化膜
８の膜厚は１６０ｎｍとなっている。
挙げて説明すると、Ｎ型オフセット拡散層６ａ，６ｂの
表面濃度は３．４×１０16／ｃｍ3 、深さが１．０μｍ
である。Ｐ型拡散層７の表面濃度は４．０×１０16／ｃ
ｍ3 、深さが１．２μｍである。Ｎ型ソース／ドレイン
拡散層３ａ，３ｂの表面濃度は１．４×１０20／ｃ
ｍ 3 、Ｐ型ガードバンド拡散層４の表面濃度は１．４×
１０20／ｃｍ3 であり、Ｐ型ウエル２は表面濃度が１．
９×１０15／ｃｍ3 、深さが１６μｍである。また、Ｌ
ＯＣＯＳ酸化膜５の膜厚は８００ｎｍで、ゲート酸化膜
８の膜厚は１６０ｎｍとなっている。
【００１９】このようなトランジスタの構造では、従来
と同様に図１（ｃ）に示すようにゲート電極９に数十Ｖ
のプラスの高電圧、例えば４０Ｖの電圧が印加され、Ｎ
型ソース拡散層３ａに０Ｖが印加され、ゲート酸化膜８
の下にほぼ０ＶとなるＮ型反転層１１が形成されたとし
ても、Ｐ型拡散層７とのＰＮ接合がゲート酸化膜８のエ
ッジの直下部分だけとなり、接合面積が小さくなる。従
ってトンネリングによって発生するリーク電流を従来の
構造に比べて小さくすることができ、消費電力の増加を
抑え、信頼性の高い高耐圧トランジスタを実現できる。
と同様に図１（ｃ）に示すようにゲート電極９に数十Ｖ
のプラスの高電圧、例えば４０Ｖの電圧が印加され、Ｎ
型ソース拡散層３ａに０Ｖが印加され、ゲート酸化膜８
の下にほぼ０ＶとなるＮ型反転層１１が形成されたとし
ても、Ｐ型拡散層７とのＰＮ接合がゲート酸化膜８のエ
ッジの直下部分だけとなり、接合面積が小さくなる。従
ってトンネリングによって発生するリーク電流を従来の
構造に比べて小さくすることができ、消費電力の増加を
抑え、信頼性の高い高耐圧トランジスタを実現できる。
【００２０】（第２の実施の形態）本発明の第２の実施
の形態の半導体装置であるＮチャンネル高耐圧トランジ
スタの構成を図２に示す。図２（ａ）は第２の実施の形
態である高耐圧トランジスタの平面図であり、図２
（ｂ）は図２（ａ）におけるＡ−Ｂ間の断面図、図２
（ｃ）は図２（ａ）におけるＣ−Ｄ間の断面図である。
図２（ｃ）における２点鎖線は図２（ａ）のＣＤ線の屈
曲部を示す線である。
の形態の半導体装置であるＮチャンネル高耐圧トランジ
スタの構成を図２に示す。図２（ａ）は第２の実施の形
態である高耐圧トランジスタの平面図であり、図２
（ｂ）は図２（ａ）におけるＡ−Ｂ間の断面図、図２
（ｃ）は図２（ａ）におけるＣ−Ｄ間の断面図である。
図２（ｃ）における２点鎖線は図２（ａ）のＣＤ線の屈
曲部を示す線である。
【００２１】この第２の実施の形態では、第１の実施の
形態と同様、Ｐ型基板１の表面上にＰ型ウエル２があ
り、Ｐ型ウエル２の表面には、Ｎ型ソース／ドレイン拡
散層３ａ，３ｂ、Ｐ型ガードバンド拡散層４、ＬＯＣＯ
Ｓ酸化膜５があり、さらに、ＬＯＣＯＳ酸化膜５の下に
は、Ｎ型オフセット拡散６ａ，６ｂ、Ｐ型拡散層７があ
り、さらにゲート酸化膜８上からＬＯＣＯＳ酸化膜５に
一部かかるようにポリシリコンゲート電極９がある。
形態と同様、Ｐ型基板１の表面上にＰ型ウエル２があ
り、Ｐ型ウエル２の表面には、Ｎ型ソース／ドレイン拡
散層３ａ，３ｂ、Ｐ型ガードバンド拡散層４、ＬＯＣＯ
Ｓ酸化膜５があり、さらに、ＬＯＣＯＳ酸化膜５の下に
は、Ｎ型オフセット拡散６ａ，６ｂ、Ｐ型拡散層７があ
り、さらにゲート酸化膜８上からＬＯＣＯＳ酸化膜５に
一部かかるようにポリシリコンゲート電極９がある。
【００２２】この構造を図２（ａ）を参照して平面的に
見ると、Ｎ型オフセット拡散層６ａ，６ｂは、高不純物
濃度Ｎ型ソース／ドレイン拡散層３ａ，３ｂの周囲、例
えば６μｍの範囲にあって、ゲート酸化膜８の下には存
在しない。また、Ｎ型オフセット拡散層６ａ，６ｂに接
してＰ型拡散層７があり、ゲート酸化膜８はソース側Ｎ
型オフセット拡散層６ａとドレイン側Ｎ型オフセット拡
散層６ｂの横方向の境界線よりも例えば４μｍ突き出す
ように存在している。Ｐ型拡散層７は、Ｐ型ガードバン
ド拡散層４の内側に形成され、Ｎ型オフセット拡散層６
ａ，６ｂに接してあり、さらにゲート酸化膜８が存在す
る領域よりも外側に離れて存在するようにしている。従
ってソース側Ｎ型オフセット拡散層６ａとドレイン側の
Ｎ型オフセット拡散層６ｂの横方向の境界線よりも突き
出しているゲート酸化膜８の領域の下にはＰ型拡散層７
は存在しない。これは図２（ｂ）の断面図より明らかで
ある。本実施の形態では、Ｐ型拡散層７の形成領域が図
３の従来例と一部異なるだけで、他の構成は従来例と同
様であり、ＬＯＣＯＳ酸化膜５も従来例と同じ領域に形
成されている。
見ると、Ｎ型オフセット拡散層６ａ，６ｂは、高不純物
濃度Ｎ型ソース／ドレイン拡散層３ａ，３ｂの周囲、例
えば６μｍの範囲にあって、ゲート酸化膜８の下には存
在しない。また、Ｎ型オフセット拡散層６ａ，６ｂに接
してＰ型拡散層７があり、ゲート酸化膜８はソース側Ｎ
型オフセット拡散層６ａとドレイン側Ｎ型オフセット拡
散層６ｂの横方向の境界線よりも例えば４μｍ突き出す
ように存在している。Ｐ型拡散層７は、Ｐ型ガードバン
ド拡散層４の内側に形成され、Ｎ型オフセット拡散層６
ａ，６ｂに接してあり、さらにゲート酸化膜８が存在す
る領域よりも外側に離れて存在するようにしている。従
ってソース側Ｎ型オフセット拡散層６ａとドレイン側の
Ｎ型オフセット拡散層６ｂの横方向の境界線よりも突き
出しているゲート酸化膜８の領域の下にはＰ型拡散層７
は存在しない。これは図２（ｂ）の断面図より明らかで
ある。本実施の形態では、Ｐ型拡散層７の形成領域が図
３の従来例と一部異なるだけで、他の構成は従来例と同
様であり、ＬＯＣＯＳ酸化膜５も従来例と同じ領域に形
成されている。
【００２３】このようなトランジスタの構造では、図２
（ｃ）に示すようにゲート電極９に数十Ｖのプラスの高
電圧、例えば４０Ｖの電圧が印加され、ゲート酸化膜８
の下にＮ型反転層１１が形成されたとしても、ほぼ０Ｖ
であるＮ型反転層１１の周辺に存在するＰ型領域は低濃
度のＰ型ウエル２しかなく、Ｐ型ガードバンド拡散層４
を通じて−４０ＶかかるＰ型拡散層７は離れているので
接することはない。従って、Ｎ型反転層１１とＰＮ接合
を形成するのはＰ型拡散層７よりも濃度の低いＰ型ウエ
ル２となり（第１の実施の形態で説明した拡散層の濃度
の例を参照）、ＰＮ接合のエネルギー障壁は、Ｎ型反転
層１１とＰ型拡散層７のＰＮ接合のエネルギー障壁より
も高くなる。このことによって、ＰＮ間に４０Ｖ程度の
電位差が生じたとしてもリーク電流は発生しなくなり、
実験によって６０Ｖの電位差でも、問題ない事を確認し
た。このように第２の実施の形態においてはＰ型拡散層
７がＮ型反転層１１が生ずるゲート酸化膜８の領域と離
れているので、これらが接している第１の実施の形態よ
りもリーク電流を少なくすることができるものであり、
消費電力の増加を抑え、信頼性の高い高耐圧トランジス
タを実現できる。
（ｃ）に示すようにゲート電極９に数十Ｖのプラスの高
電圧、例えば４０Ｖの電圧が印加され、ゲート酸化膜８
の下にＮ型反転層１１が形成されたとしても、ほぼ０Ｖ
であるＮ型反転層１１の周辺に存在するＰ型領域は低濃
度のＰ型ウエル２しかなく、Ｐ型ガードバンド拡散層４
を通じて−４０ＶかかるＰ型拡散層７は離れているので
接することはない。従って、Ｎ型反転層１１とＰＮ接合
を形成するのはＰ型拡散層７よりも濃度の低いＰ型ウエ
ル２となり（第１の実施の形態で説明した拡散層の濃度
の例を参照）、ＰＮ接合のエネルギー障壁は、Ｎ型反転
層１１とＰ型拡散層７のＰＮ接合のエネルギー障壁より
も高くなる。このことによって、ＰＮ間に４０Ｖ程度の
電位差が生じたとしてもリーク電流は発生しなくなり、
実験によって６０Ｖの電位差でも、問題ない事を確認し
た。このように第２の実施の形態においてはＰ型拡散層
７がＮ型反転層１１が生ずるゲート酸化膜８の領域と離
れているので、これらが接している第１の実施の形態よ
りもリーク電流を少なくすることができるものであり、
消費電力の増加を抑え、信頼性の高い高耐圧トランジス
タを実現できる。
【００２４】なお、上記第１および第２の実施の形態で
は、一導電型領域をＰ型ウエル２とし、他導電型の拡散
層をＮ型オフセット拡散層６ａ，６ｂおよびＮ型ソース
／ドレイン拡散層３ａ，３ｂとして、Ｎチャンネルトラ
ンジスタで説明したが、Ｐチャンネルトランジスタで
も、同様にＰＮ接合が形成されるため、各導電型を逆に
してＰチャンネルトランジスタとしても同様の効果が得
られる。
は、一導電型領域をＰ型ウエル２とし、他導電型の拡散
層をＮ型オフセット拡散層６ａ，６ｂおよびＮ型ソース
／ドレイン拡散層３ａ，３ｂとして、Ｎチャンネルトラ
ンジスタで説明したが、Ｐチャンネルトランジスタで
も、同様にＰＮ接合が形成されるため、各導電型を逆に
してＰチャンネルトランジスタとしても同様の効果が得
られる。
【００２５】また、上記第１および第２の実施の形態で
は、高耐圧トランジスタで説明したが、本発明を、ＳＤ
（シングルドレイン）構造やＬＤＤ（低濃度ドレイン）
構造等の他のＭＯＳトランジスタに適用することもでき
る。
は、高耐圧トランジスタで説明したが、本発明を、ＳＤ
（シングルドレイン）構造やＬＤＤ（低濃度ドレイン）
構造等の他のＭＯＳトランジスタに適用することもでき
る。
【００２６】
【発明の効果】以上のように本発明によれば、一導電型
の拡散層を、ゲート絶縁膜の形成領域のうちチャンネル
幅方向の両端部の領域と接するように形成したことによ
り、トランジスタのＯＮ状態で発生するチャンネル領域
の反転層（ゲート絶縁膜の下の他導電型の反転層）と一
導電型の拡散層とのＰＮ接合がゲート絶縁膜の端部の直
下部分だけとなり、従来例より接合面積が小さくなる。
従ってトンネリングによって発生するリーク電流を従来
例に比べて小さくすることができ、消費電力の増加を抑
え、信頼性の高い半導体装置を実現できる。
の拡散層を、ゲート絶縁膜の形成領域のうちチャンネル
幅方向の両端部の領域と接するように形成したことによ
り、トランジスタのＯＮ状態で発生するチャンネル領域
の反転層（ゲート絶縁膜の下の他導電型の反転層）と一
導電型の拡散層とのＰＮ接合がゲート絶縁膜の端部の直
下部分だけとなり、従来例より接合面積が小さくなる。
従ってトンネリングによって発生するリーク電流を従来
例に比べて小さくすることができ、消費電力の増加を抑
え、信頼性の高い半導体装置を実現できる。
【００２７】また、本発明によれば、一導電型の拡散層
をゲート絶縁膜と離間して形成したことにより、トラン
ジスタのＯＮ状態で発生するチャンネル領域の反転層
（ゲート絶縁膜の下の他導電型の反転層）とＰＮ接合を
形成するのは一導電型の拡散層よりも濃度の低い一導電
型領域となり、ＰＮ接合のエネルギー障壁は、一導電型
の拡散層と他導電型の反転層のＰＮ接合のエネルギー障
壁よりも高くなり、リーク電流の発生を抑制でき、消費
電力の増加を抑え、信頼性の高い半導体装置を実現でき
る。
をゲート絶縁膜と離間して形成したことにより、トラン
ジスタのＯＮ状態で発生するチャンネル領域の反転層
（ゲート絶縁膜の下の他導電型の反転層）とＰＮ接合を
形成するのは一導電型の拡散層よりも濃度の低い一導電
型領域となり、ＰＮ接合のエネルギー障壁は、一導電型
の拡散層と他導電型の反転層のＰＮ接合のエネルギー障
壁よりも高くなり、リーク電流の発生を抑制でき、消費
電力の増加を抑え、信頼性の高い半導体装置を実現でき
る。
【図１】本発明の第１の実施の形態の半導体装置の構成
を示す図。
を示す図。
【図２】本発明の第２の実施の形態の半導体装置の構成
を示す図。
を示す図。
【図３】従来の半導体装置の構成を示す図。
【図４】従来の半導体装置の構成を示す図。
１ Ｐ型基板 ２ Ｐ型ウエル ３ａ Ｎ型ソース拡散層 ３ｂ Ｎ型ドレイン拡散層 ４ Ｐ型ガードバンド拡散層 ５ ＬＯＣＯＳ酸化膜 ６ａ ソース側Ｎ型オフセット拡散層 ６ｂ ドレイン側Ｎ型オフセット拡散層 ７ Ｐ型拡散層 ８ ゲート酸化膜 ９ ポリシリコンゲート電極 １０ 突き出しゲート酸化膜領域 １１ Ｎ型反転層
Claims (4)
- 【請求項１】 一導電型領域上の所定の領域に形成した
トランジスタのゲート絶縁膜と、前記ゲート絶縁膜上に
形成した前記トランジスタのゲート電極と、前記一導電
型領域上であってかつ前記ゲート絶縁膜の両側に形成し
た他導電型の拡散層と、前記ゲート絶縁膜および他導電
型の拡散層を囲むように形成され前記一導電型領域より
も不純物濃度の高い一導電型の拡散層とを備えた半導体
装置であって、 前記一導電型の拡散層は、前記ゲート絶縁膜の形成領域
のうちチャンネル幅方向の両端部の領域と接するように
形成したことを特徴とする半導体装置。 - 【請求項２】 一導電型領域上の所定の領域に形成した
トランジスタのゲート絶縁膜と、前記ゲート絶縁膜上に
形成した前記トランジスタのゲート電極と、前記一導電
型領域上であってかつ前記ゲート絶縁膜の両側に形成し
た他導電型の拡散層と、前記ゲート絶縁膜および他導電
型の拡散層を囲むように形成され前記一導電型領域より
も不純物濃度の高い一導電型の拡散層とを備えた半導体
装置であって、 前記一導電型の拡散層は、前記ゲート絶縁膜と離間して
形成したことを特徴とする半導体装置。 - 【請求項３】 前記トランジスタは、高耐圧トランジス
タであることを特徴とする請求項１または２記載の半導
体装置。 - 【請求項４】 前記一導電型の拡散層はチャンネルスト
ッパ領域であることを特徴とする請求項１，２または３
記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000021256A JP3350014B2 (ja) | 2000-01-31 | 2000-01-31 | 半導体装置 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
| JP2006295008A (ja) * | 2005-04-13 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007080956A (ja) * | 2005-09-12 | 2007-03-29 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| WO2007108104A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2013061670A1 (ja) * | 2011-10-28 | 2013-05-02 | シャープ株式会社 | 半導体装置 |
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|---|---|---|---|---|
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| US8174071B2 (en) * | 2008-05-02 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage LDMOS transistor |
| JP5452146B2 (ja) * | 2009-09-17 | 2014-03-26 | セイコーインスツル株式会社 | 半導体装置 |
| WO2015149226A1 (zh) * | 2014-03-31 | 2015-10-08 | 华为技术有限公司 | 一种掺杂结构及其制作方法、电光调制器 |
| TWI668870B (zh) * | 2016-12-15 | 2019-08-11 | 財團法人工業技術研究院 | 電晶體裝置 |
| CN112582265B (zh) * | 2019-09-27 | 2023-06-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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|---|---|---|---|---|
| JPS61171165A (ja) * | 1985-01-25 | 1986-08-01 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS61208270A (ja) * | 1985-03-13 | 1986-09-16 | Matsushita Electronics Corp | Ｍｏｓ型トランジスタ |
| US4918510A (en) * | 1988-10-31 | 1990-04-17 | Motorola, Inc. | Compact CMOS device structure |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| JP2800702B2 (ja) * | 1994-10-31 | 1998-09-21 | 日本電気株式会社 | 半導体装置 |
| KR100214235B1 (ko) * | 1995-05-24 | 1999-08-02 | 가네꼬 히사시 | 반도체 장치 및 그 제조방법 |
| JP3272242B2 (ja) * | 1995-06-09 | 2002-04-08 | 三洋電機株式会社 | 半導体装置 |
| US6306700B1 (en) * | 2000-08-07 | 2001-10-23 | United Microelectronics Corp. | Method for forming high voltage devices compatible with low voltages devices on semiconductor substrate |
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2000
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- 2001-01-25 US US09/768,556 patent/US6841837B2/en not_active Expired - Fee Related
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- 2001-01-31 CN CNB011113839A patent/CN1193429C/zh not_active Expired - Fee Related
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| WO2013061670A1 (ja) * | 2011-10-28 | 2013-05-02 | シャープ株式会社 | 半導体装置 |
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