CN1193429C - 半导体器件 - Google Patents

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Abstract

半导体器件包括：在一导电型区域上的预定区域中形成的晶体管的栅绝缘膜；形成在栅绝缘膜上的晶体管的栅电极；在一导电型区域上且形成在栅绝缘膜两侧的另一导电型的扩散层；在一导电型区域上且可包围栅绝缘膜和另一导电型的扩散层那样来形成的比一导电型区域的杂质浓度高的一导电型的扩散层。在这样的半导体器件中，一导电型的扩散层与栅绝缘膜分开形成。由此，在晶体管导通状态下发生的与沟道区域的反型层(栅绝缘膜下的另一导电型的反型层)形成PN结的是比一导电型的扩散层浓度更低的一导电型区域。

Description

半导体器件
技术领域
本发明涉及用于半导体集成电路的耐高压晶体管等的半导体器件。
背景技术
耐高压晶体管多用作构成液晶显示器驱动电路(驱动器)的元件。液晶显示器近年来向高精细化、低功耗化、大画面化方向发展，用于其的液晶驱动器也要求耐高压和低功耗。在这样的液晶驱动器中在同一半导体芯片上并列设置一般电路用的CMOSFET和耐高压MOSFET，作为电路构成，在与从半导体芯片向外部的输出端子连接的周边电路上使用耐高压MOSFET，在半导体芯片内部，通过构成控制该耐高压MOSFET的低电压工作的高集成电路的CMOSFET来形成。
在图3A-3D中示出用于这样的电路中的具有偏移型源和漏的耐高压晶体管的结构。图3A是以往的作为半导体器件的耐高压晶体管的透视平面图。图3B是沿图3A中III-III’线的剖面图，图3C是沿图3A中I-I’线的剖面图，和图3D是沿图3A中II-II’线的剖面图。
参照图3B、3C，在P型衬底1的表面上有P型阱2，在P型阱2的表面上有N型源/漏扩散层3a、3b；P型保护带扩散层4；通过选择氧化形成的LOCOS氧化膜5，并且，在LOCOS氧化膜5下有N型偏移扩散层6a、6b；P型扩散层7，并且有从栅氧化膜8上至LOCOS氧化膜5的一部分那样的多晶硅栅电极9。该P型扩散层7必须作为高耐压晶体管的LOCOS氧化膜5下的沟道停止层区域。
参见图3A，N型偏移扩散层6a、6b位于高杂质浓度N型源/漏扩散层3a、3b的周围，不存在于栅氧化膜8之下。此外，有与N型偏移扩散层6a、6b连接的P型扩散层7。栅氧化膜8形成在源侧N型偏移扩散层6a与漏侧N型偏移扩散层6b之间，并且存在从这之间向外侧突出的突出部分10。P型扩散层7形成在P型保护带扩散层4的内侧，与N型偏移扩散层6a、6b连接，并且还形成在栅氧化膜8的突出部分10之下。这些可由作为沿I-I’线剖切图3A的剖面图的图3C可知。
LOCOS氧化膜5形成在图3A中斜虚线的阴影部分区域上，位于P型保护带扩散层4的内侧，并且形成在除N型源/漏扩散层3a、3b和栅氧化膜8之外的区域。象以上那样构成以往的耐高压晶体管。
然而，在上述以往的结构中，有以下那样的问题点。其中，参照图3D说明。图3D中的两点划线S是表示图3A的II-II’线的弯曲部分的线。
当作为液晶板的驱动器使用时，例如漏与输出焊盘直接连接，并且输出焊盘与液晶板连接时，由于耐高压晶体管而成为容量负载，因而漏变成截止状态。此时，如图3D所示，例如，N型源扩散层3a为0V，栅电极9为+40V，P型阱2和P型保护带扩散层4为-40V，晶体管成为导通状态。在这样的电压施加条件时，因栅电压，在栅氧化膜8正下方形成N型反型层11。该N型反型层11与P型扩散层7形成PN结12。因N型源扩散层3a、N型偏移扩散层6a与N型反型层11电连接，因而N型反型层11也约为0V。由此，施加在P型保护带扩散层4上的-40V与施加在N型源扩散层3a上的0V之间的约为40V的电位差加在PN结12上，发生电子穿通PN结12的势垒的隧道贯穿现象，因而认为漏电流产生。图3D中的箭头B表示漏电流路径。一旦产生漏电流，在安装于液晶板上的情况下，无助于工作的多余电流流动，出现功耗增加之类的问题。以上，用N沟道晶体管进行了说明，但P沟道晶体管也会引起同样的现象。
发明内容
本发明的目的在于提供可抑制晶体管导通状态中的漏电流的半导体器件。
根据本发明，提供了一种半导体器件，包括：在一导电型区域上的预定区域中形成的晶体管的栅绝缘膜；形成在所述栅绝缘膜上的所述晶体管的栅电极；在所述一导电型区域上且形成在所述栅绝缘膜区域两侧的另一导电型的扩散层；在所述一导电型区域上且可包围所述栅绝缘膜和另一导电型的扩散层那样来形成的比所述一导电型区域的杂质浓度高的一导电型的扩散层，其特征在于，在所述栅绝缘膜的沟道宽度方向的两端部上形成晶体管的栅电极，并形成所述一导电型的扩散层以使得与所述栅绝缘膜的沟道宽度方向的两端部不重合并且与所述两端连接。
按照该结构，通过形成一导电型的扩散层，使与栅绝缘膜的形成区域中的沟道宽度方向的两端部的区域连接，晶体管导通状态下产生的沟道区域的反型层(栅绝缘膜下的另一导电型的反型层)与一导电型的扩散层的PN结仅形成在栅绝缘膜端部正下方部分，因而比以往例的接合面积小。因此，与以往例相比，可使因隧道贯穿引起的漏电流较小，抑制功耗增加，实现高可靠性的半导体器件。
此外，按照本发明，还提供了一种半导体器件，包括：在一导电型区域上的预定区域中形成的晶体管的栅绝缘膜；形成在所述栅绝缘膜上的所述晶体管的栅电极；在所述一导电型区域上且形成在所述栅绝缘膜区域两侧的另一导电型的扩散层；在所述一导电型区域上且可包围所述栅绝缘膜和另一导电型的扩散层那样来形成的比所述一导电型区域的杂质浓度高的一导电型的扩散层，其特征在于，形成所述一导电型的扩散层与在所述栅绝缘膜区域的两侧上形成的另一导电型的扩散层连接，而另一方面，从所述栅绝缘膜分开。
按照该结构，通过与栅绝缘膜分开地形成一导电型的扩散层，使与晶体管导通状态下产生的沟道区域的反型层(栅绝缘膜下的另一导电型的反型层)和形成PN结的区域成为比一导电型的扩散层浓度低的一导电型区域，该PN结的势垒比一导电型扩散层与另一导电型的反型层的PN结的势垒高，因而可抑制漏电流产生，抑制功耗增加，实现高可靠性的半导体器件。
其中，所述晶体管是耐高压的晶体管。
所述一导电型的扩散层是沟道停止层区域。
此外，在这样的本发明的半导体器件中，晶体管为其栅电极施加数十V电压的耐高压晶体管的情况下，特别能发挥其作用，并且能够使一导电型扩散层具体作为沟道停止层区域。
附图说明
图1A是本发明第一实施例的半导体器件的透视平面图。
图1B是本发明第一实施例的半导体器件的I-I’线的剖面图。
图1C是本发明第一实施例的半导体器件的II-II’线的剖面图。
图2A是本发明第二实施例的半导体器件的透视平面图。
图2B是本发明第二实施例的半导体器件的I-I’线的剖面图。
图2C是本发明第二实施例的半导体器件的II-II’线的剖面图。
图3A是以往的半导体器件的透视平面图。
图3B是以往的半导体器件的III-III’线的剖面图。
图3C是以往的半导体器件的I-I’线的剖面图。
图3D是以往的半导体器件的II-II’线的剖面图。
具体实施方式
参照附图说明本发明的实施例。此外，在说明实施例中，所有图中具有相同功能的部分被标以相同的符号。
(第一实施例)
在图1A-1C中示出作为本发明第一实施例的半导体器件的N沟道耐高压晶体管的结构。图1A是第一实施例的耐高压晶体管的透视平面图。图1B是图1A中I-I’线的剖面图，图1C是图1A中II-II’线的剖面图。图1C中的二点划线S是表示图1A的II-II’线的弯曲部分。
在P型衬底1的表面上有P型阱2，在P型阱2的表面上有N型源/漏扩散层3a、3b；P型保护带扩散层4；LOCOS氧化膜5，并且，在LOCOS氧化膜5下有N型偏移源和漏扩散层6a、6b；P型扩散层7。必须使该P型扩散层7起作为LOCOS氧化膜5下的沟道停止层区域的作用。并且有从栅氧化膜8上至LOCOS氧化膜5的一部分那样的多晶硅栅电极9。
参见图1A的平面可知，N型偏移扩散层6a、6b位于距N型源/漏扩散层3a、3b的周围例如扩散层3a、3b的端部6μm的范围内，并且不在栅氧化膜8之下。此外，有与N型偏移扩散层6a、6b连接的P型扩散层7。栅氧化膜8形成在源侧N型偏移扩散层6a与漏侧N型偏移扩散层6b之间，并且存在从这之间向外侧突出例如4μm的突出部分10。P型扩散层7形成在P型保护带扩散层4的内侧，与N型偏移扩散层6a、6b连接，并且还与栅氧化膜8的形成区域连接，但在栅氧化膜8的突出部分10之下不存在P型扩散层7。因此，在形成栅氧化膜8的区域下不存在P型扩散层7。
在本实施例中，P型扩散层7的形成区域仅与图3A-3D所示的以往例的一部分不同，其它结构与以往例的相同，LOCOS氧化膜5也形成在与以往例相同的区域上。
这里，举例说明各扩散层的表面浓度、深度，N型偏移扩散层6a、6b的表面浓度为3.4×1016/cm3，深度为1.0μm。P型扩散层7的表面浓度为4.0×1016/cm3，深度为1.2μm。N型源/漏扩散层3a、3b的表面浓度为1.4×1020/cm3，P型保护带扩散层4的表面浓度为1.4×1020/cm3，P型阱2的表面浓度为1.9×1015/cm3、深度为16μm。此外，LOCOS氧化膜5的膜厚为800nm，栅氧化膜8的膜厚为160nm。
在这样的晶体管结构中，与以往例相同，如图1C所示那样在栅电极9上施加数十V正高电压例如40V的电压，在N型源扩散层3a上施加0V，即使在栅氧化膜8之下形成大致0V的N型反型层11，但与P型扩散层7的PN结12变成仅在栅氧化膜8边缘的正下方部分，因而结面积变小。因此，与以往结构的情况相比，可使由隧道贯穿引起的漏电流较小，能够抑制耗电的增加，实现高可靠性的耐高压晶体管。再有，图1C中的箭头A表示漏电流路径。
(第二实施例)
在图2A-2C中示出作为本发明第二实施例的半导体器件的N沟道耐高压晶体管的结构。图2A是第二实施例的耐高压晶体管的透视平面图。图2B是图2A中I-I’线的剖面图，图2C是图2A中II-II’线的剖面图。图2C中的二点划线S是表示图2A的II-II’线的弯曲部分。
在第二实施例中，与第一实施例相同，在P型衬底1的表面上有P型阱2，在P型阱2的表面上有N型源/漏扩散层3a、3b；P型保护带扩散层4；LOCOS氧化膜5，并且，在LOCOS氧化膜5之下有N型偏移扩散层6a、6b；P型扩散层7，此外，有从栅氧化膜8上至LOCOS氧化膜5的一部分那样的多晶硅栅电极9。
参见图2A的平面可知，N型偏移扩散层6a、6b位于距高杂质N型源/漏扩散层3a、3b的周围例如扩散层3a、3b的端部6μm的范围内，并且不在栅氧化膜8之下。此外，有与N型偏移扩散层6a、6b连接的P型扩散层7。栅氧化膜8形成在源侧N型偏移扩散层6a与漏侧N型偏移扩散层6b之间，并且存在从这之间向外侧突出例如4μm的突出部分10。P型扩散层7形成在P型保护带扩散层4的内侧，与N型偏移扩散层6a、6b连接，并且远离存在栅氧化膜8的区域的外侧形成。因此，在形成栅氧化膜8的突出部分10下不存在P型扩散层7。这由图2B的剖面图可明白。
在本实施例中，P型扩散层7的形成区域仅与图3A-3D所示的以往例的一部分不同，其它结构与以往例的相同，LOCOS氧化膜5也形成在与以往例相同的区域上。
在这样的晶体管结构中，如图2C所示那样在栅电极9上施加数十V正高电压例如40V的电压，即使在栅氧化膜8之下形成N型反型层11，在大致0V的N型反型层11的周边存在的P型区域仅为低浓度的P型阱2，通过P型保护带扩散层4，使-40V的P型扩散层7与N型反型层11分开和不连接。因此，与N型反型层11形成PN结13的是比P型扩散层7更低浓度的低P型阱2(参照在第一实施例中说明的扩散层的浓度例)，PN结13的势垒变得比N型反型层11和P型扩散层7的PN结的势垒高。由此，即使PN间产生40V左右的电位差，也不产生漏电流，根据实验，即使为60V的电位差，确认也没有问题。
在这样的第二实施例中，由于P型扩散层7与产生N型反型层11的栅氧化膜8分开存在，因而比它们彼此邻接的第一实施例的漏电流少，能够抑制耗电的增加，实现高可靠性的耐高压晶体管。
再有，上述第一和第二实施例中，把一导电型区域作为P型阱2，把另一导电型的扩散层作为N型偏移扩散层6a、6b和N型源/漏扩散层3a、3b，把一导电型区域作为P型扩散层7，以N沟道晶体管为例进行了说明，但即使是P沟道晶体管，由于同样地形成PN结，因而即使作为P沟道晶体管使各导电型相反，也可获得相同的效果。
此外，在上述第一和第二实施例中，说明了耐高压的晶体管，但本发明也适用于SD(单漏)结构和LDD(低浓度漏)结构等其它MOS晶体管。

Claims (8)

1.一种半导体器件，包括：在一导电型区域上的预定区域中形成的晶体管的栅绝缘膜；形成在所述栅绝缘膜上的所述晶体管的栅电极；在所述一导电型区域上且形成在所述栅绝缘膜区域两侧的另一导电型的扩散层；在所述一导电型区域上且可包围所述栅绝缘膜和另一导电型的扩散层那样来形成的比所述一导电型区域的杂质浓度高的一导电型的扩散层，
其特征在于，在所述栅绝缘膜的沟道宽度方向的两端部上形成晶体管的栅电极，并形成所述一导电型的扩散层以使得与所述栅绝缘膜的沟道宽度方向的两端部不重合并且与所述两端连接。
2.一种半导体器件，包括：在一导电型区域上的预定区域中形成的晶体管的栅绝缘膜；形成在所述栅绝缘膜上的所述晶体管的栅电极；在所述一导电型区域上且形成在所述栅绝缘膜区域两侧的另一导电型的扩散层；在所述一导电型区域上且可包围所述栅绝缘膜和另一导电型的扩散层那样来形成的比所述一导电型区域的杂质浓度高的一导电型的扩散层，
其特征在于，形成所述一导电型的扩散层与在所述栅绝缘膜区域的两侧上形成的另一导电型的扩散层连接，而另一方面，从所述栅绝缘膜分开。
3.如权利要求1所述的半导体器件，其特征在于，所述晶体管是耐高压的晶体管。
4.如权利要求2所述的半导体器件，其特征在于，所述晶体管是耐高压的晶体管。
5.如权利要求1所述的半导体器件，其特征在于，所述一导电型的扩散层是沟道停止层区域。
6.如权利要求2所述的半导体器件，其特征在于，所述一导电型的扩散层是沟道停止层区域。
7.如权利要求3所述的半导体器件，其特征在于，所述一导电型的扩散层是沟道停止层区域。
8.如权利要求4所述的半导体器件，其特征在于，所述一导电型的扩散层是沟道停止层区域。
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