KR100214235B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR100214235B1
KR100214235B1 KR1019960017816A KR19960017816A KR100214235B1 KR 100214235 B1 KR100214235 B1 KR 100214235B1 KR 1019960017816 A KR1019960017816 A KR 1019960017816A KR 19960017816 A KR19960017816 A KR 19960017816A KR 100214235 B1 KR100214235 B1 KR 100214235B1
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channel stopper
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diffusion layer
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KR1019960017816A
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가쯔히로 오소노
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치는 4각 평면 n 형 확산층, p 형 채널 스톱퍼 영역, 및 전극을 포함한다. n 형 확산층은 필드 산화막으로 덮혀 있고 회로소자 영역과 이들 회로 소자 영역사이에 위치하는 체크 소자 영역을 갖는 p 형 반도체 기판 혹은 p 형 웰의 체크 소자 영역에 고립되도록 형성된다. p 형 채널스톱퍼 영역은 n 형 확산층의 적어도 일변을 접촉하도록 형성된다. 전극은 n 형 확산층으로부터 콘택트홀을 통해 인출된다. n 형 확산층, p 형 채널스톱퍼 영역, 및 전극은 n 형 확산층의 집합 내압을 측정하는 것에 의해 p 형 채널 스톱퍼 영역의 상태를 체크하는 체크 소자를 구성한다.

Description

반도체 장치 및 그 제조방법
제1a도 및 제1b도는 각각 종래 기술의 반도체장치를 도시하는 평면도 및 단면도.
제2a도 및 제2b도는 각각 본 발명의 제1 실시예를 도시하는 평면도 및 단면도.
제3도는 본 발명의 반도체장치의 웨이퍼 상태를 도시하는 평면도.
제4a도 및 제4b도는 각각 제2a도 및 제2b도의 제1 실시예를 도시하는 확대 평면도 및 확대 단면도.
제5a도 내지 제5e도는 각각 본 발명의 제1 실시예를 제조하는 방법에서의 공정을 도시하는 단면도.
제6a도 및 제6b도는 각각 본 발명의 제2 실시예를 도시하는 평면도 및 단면도.
제7a도 및 제7b도는 각각 본 발명의 제3 실시예를 도시하는 평면도 및 단면도.
제8도는 제7a도 및 제7b도의 제3 실시예에 관한 체크소자의 오정렬의 양을 구하는 방법을 도시하는 그래프.
제9a도 및 제9b도는 각각 본 발명의 제4 실시예를 도시하는 평면도 및 단면도.
제10a도 내지 제10e도는 각각 본 발명의 제4 실시예를 제조하는 방법에서의 공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
12, 22, 32, 42 : 체크 소자에 있어서의 P형 채널소토퍼 영역
13, 33A, 33B, 33C, 33D : n형 확산층 14, 34 : 얇은 산화막
17,37A,37B,37C,37D : 알루미늄 전극 18, 38 : 콘택홀
19, 29A, 29B, 39A, 39B, 49 : P형 채널스토퍼 영역 및 n형 확산층의 접촉부분
41A, 41B : p 형 이온 주입층 45 : 질화 실리콘 막
46 : 포토레지스트 패턴
50 : P 형 반도체 기판 혹은 P 형 웰 51, 51G : 필드 산화막
52 : 층간 절연막 (BPSG 막) 62 : P 형 채널스토퍼 영역
63S, 63D : n 형 확산층 64 : 얇은 산화막
65 : 스루홀 66 : 폴리실리콘 전극
67S, 67D, 67G : 알루미늄 전극 68 : 콘택홀
70 : 체크소자영역 80 : 회로소자영역
83 : n 형 소오스, 드레인 영역 84 : 게이트 실리콘 산화막
85 : 폴리실리콘 게이트 전극 87 : 알루미늄 전극배선
90 : 반도체 장치 91 : 절단 영역
100 : 반도체 웨이퍼
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 필드 산화막 바로 밑의 p형 채널스토퍼(channel stopper) 영역 또는 가아드링(guard ring) 영역 (본 명세서에서는 이 양자를 통일하여 채널스토퍼 영역이라 함) 의 품질을 체크하는 반도체장치 및 그 제조방법에 관한 것이다.
상보형 반도체장치를 우주탑재기기용 부품으로 사용하는 경우, 우주선(宇宙線) (예를 들어 Υ 선)에 의해 정(靜) 소비전류가 불필요하게 증가하는 문제가 있다.
이것은, Υ 선 등의 조사시 필드 산화막중에 정공-전자쌍이 발생되고, 낮은 이동도를 갖는 정공이 실리콘 기판과 실리콘 산화막 사이에 계면에 포획되어, 고정 정 (正) 전하를 발생하기 때문이다. 특히 기생 NMOS 트랜지스터의 필드 산화막 바로 밑의 실리콘 기판 표면의 반전되어(즉, 임계 전압이 낮아진다) 누설전류가 흐르고, 정소비전류를 증가시킨다.
이러한 누설전류의 증가를 방지하기 위하여, 필드 산화막 바로 밑에 고농도를 도핑된 p 형 채널스토퍼 영역이 형성되어야 한다. 이 경우, 내압 저하를 방지하기 위하여 , p 형 채널스토퍼 영역을 n 형 소오스 및 드레인 영역 등의 n 형 확산층으로부터 격리되게 형성하는 기술이 또한 제안되어 있다
예를 들면, 이 고농도로 도핑된 p 형 채널스토퍼 영역은, 일본국 특개평 2-304949 호 공보에 개시된 바와 같이, 두꺼운 필드산화막의 형성 전에 p 형 불순물을 기판에 확산하는 기술에 의해, 또는 일본국 특개평 6-140502 호 공보에 개시된 바와 같이, 두꺼운 필드 산화막의 형성 후에 p 형 불순물 이온을 고에너지로 필드 산화막을 통해 기판에 주입하는 기술에 의해 n 형 확산층으로부터 격리되도록 형성된다.
어느 경우에도, p형 채널스토퍼 영역의 품질, 즉 소자 분리특성을 체크하는 것이 필요하다. 이러한 목적을 위해, 체크소자가 설치된다.
제1a도 및 제1b도를 참조하여 종래의 체크 소자를 설명한다. 제1a도는 평면도, 제1b도는 제1a도의 선 IB - IB를 따라 취한 단면도이다.
p 형 반도체 기판(50)에 필드 산화막(51)이 형성되고, n 형 확산층(63S, 63D)이 그들 사이에 필드산화막(51)이 부분 (51G)이 위치하도록 형성된다. 소자 분리 특성을 개선하기 위해, p 형 채널스토퍼 영역(62)은 얇은 산화막(64)이 위에 형성된 n 형 확산층(63S, 63D)으로부터 격리도도록 필드 산화막(51G)바로 밑에 형성된다. 폴리 실리콘 전극(66)이 필드 산화막(51G)상에 형성되고 얇은 산화막(64)의 근접 가장자리로 연장된다. 전체 구조상에 증착된 층간절연막인 BPSG 막 (52) 으로부터 얇은 산화막 (64) 로부터 알루미늄 전극(67S, 67D)에 이르는 콘택홀(68)로부터 알루미늄 전극(67S, 67D) 이 각각 인출된다. BPSG 막 (52)을 통하여 폴리실리콘 전극(66)에 이르는 스루홀(65)로부터 알루미늄 전극(67G)이 인출된다.
제1a도 및 제1b도에 도시한 체크 소자를 구성하는 p 형 채널스토퍼 영역(62), n 형 확산층(63S, 63D), 얇은 산화막(64), 폴리실리콘 전극(66), 및 알루미늄 전극(67S, 67D, 67G)은 동일한 기판에 정의된 회로소자영역에 있어서의 회로소자로 되는 절연 게이트 전계 효과 트랜지스터(이하, mos 트랜지스터라 함)의 p 형 채널스토퍼 영역, n 형 소오스 및 드레인영역, 게이트산화막, 폴리실리콘 게이트 전극, 및 알루미늄 전극과 각각 동시에 형성된다. 제1a도 및 제1b도에 도시한 체크소자에 있어서의 필드 산화막(51 (51G)) 및 층간 절연막(52)도 회로소자 영역에 있어서의 필드 산화막 및 층간 절연막과 각각 동시에 형성된다.
이러한 체크 소자는 n 형 확산층(63S)이 n 형 소오스 영역, n 형 확산층(63D)이 n 형 드레인 영역, 폴리실리콘 전극(66)이 게이트 전극, 필드산화막(51G)이 게이트 절연막으로 되는 기생 MOS 트랜지스터 구조를 갖는다. 탐침을 접촉시켜 이러한 기생 MOS 트랜지스터를 측정하는 알루미늄 전극 (67S, 67D,67G) 각각의 크기는 측정장치의 프로빙 정확도(probing precision) 에 따라 결정되고, 약 100 ㎛1p(면적 : 1 S 104㎛2)이다.
일반적으로, 소자분리특성을 평가하기 위해서는 이러한 소자를 이용하여 다음의 측정을 행한다. 즉, 드레인 영역(63D)을 5V, 소오스 영역(63S)과 기판(50)을 0V(즉,접지전위)로 설정한다. 게이트 전극(66)에 인가하는 게이트 전압을 서서히 증가시키면서, 드레인 전류가 소정치(약 1μA)로 될 때의 게이트 전압을 구한다. 이러한 게이트 전압을 기생 MOS 트랜지스터의 임계 전압이라하고, 이 전압이 높을수록 소자 분리 특성이 높아진다. 이 기생 MOS 트랜지스터의 임계 전압은 LOCOS법이라하는 실리콘의 국소산화법에 의해 형성된 필드 산화막(51G)이 소자 분리 특성을 개선하지 않은 상태에서 약 450 nm 의 막두께를 가질 때 약 25V이다. 소자 분리 특성이 고농도로 도핑된 p 형 채널스토퍼 영역(62)을 형성함으로써 개선되는 경우의 임계 전압은 약 40V이상이 된다.
전술한 바와 같이, 종래에는 반도체장치내의 소자 분리 상태를 제1a도 및 제1b도에 도시한 체크소자를 사용하여 체크하였다.
그러나, 이러한 종래 기술은 다음과 같은 문제점을 갖고 있다. 먼저, 제1b도에 도시한 폴리실리콘 전극(66)은 회로 소자의 게이트 산화막과 동일하게 얇은 산화막(64)을 통하여 n 형 확산층(63S, 63D)과 부분적으로 중첩한다. 이러한 얇은 산화막(64)의 진성파괴전계(일반적으로 10 MV/cm)이상의 전압이 이 중첩부분에 인가되면 절연 파괴가 일어난다.
최근의 게이트 산화막은 20nm의 막두께를 갖기 때문에, 얇은 산화막(64)도 20 nm 의 막두께를 갖는다. 기이트 전압이 20V를 초과하면, 이 중첩부분에서의 산화막(64)은 절연파괴된다.
또한, p 형 채널스토퍼 영역이 소자 분리 특성을 개선하도록 형성되는 경우, 기생 MOS 트랜지스터의 임계 전압은 약 40 V 이상이 되기 때문에 p 형 채널스토퍼 영역의 상태를 평가할 수 없다.
필드 산화막에 발생하는 고정 정전하에 의한 누설전류의 증가를 방지하기 위해서는 p 형 채널스 토퍼를 고농도로 도핑하는 것이 필요하다. 이러한 도핑 상태를 모니터링하기 위하여 기생 MOS트랜지스터의 임계 전압을 측정한다. 그러나, 이 임계 전압은 필드 산화막의 막두께의 변화에 의해 쉽게 영향을 받기 때문에, p 형 채널스토퍼의 도핑 상태에 따라 소자 분리 특성을 고감도로 체크할 수 없다.
이러한 평가를 위하여는 제1b도에 도시한 바와 같이 3개의 일루미늄 전극(67S, 67D, 67G)이 필요하다. 전술한 바와 같이, 하나의 알루미늄 전극의 크기는 약 100 ㎛1p 이어서, 3개의 알루미늄 전극으로 구성되는 알루미늄 전극 패턴을 형성하기 위해서는 적어도 3 × 104cm2의 면적이 필요하다.
체크소자에 의해 점유되는 면적은 회로소자 영역에 의해 사용되는 면적을 크게하기 위해 가능한 한 작아야하므로, 제1a도 및 제1b도에 도시한 바와 같이 큰 면적을 필요로 하는 체크 소자는 바람직하지 않다.
또한, 제1a도 및 제11b도에 도시한 체크소자는 n 형 확산층 또는 필드 산화막과 p 형 채널스토퍼 영역사이의 오정렬의 방향과 양을 평가할 수 없다.
본 발명의 목적은 게이트 산화막 만큼 얇은 산화막의 진성파괴를 초래함이 없이 높은 민감도 및 작은 패턴 면적으로 p 형 채널스토퍼의 영역의 품질을 체크하고, 그에 의해 소자 분리 특성을 평가하는 것이 가능한 체크소자를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치에 형성된 소오스 및 드레인 영역등의 n 형 확산층이나 필드 산화막과 채널스토퍼 영역 사이에서의 오정렬 상태를 용이하게 평가할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 기본적인 실시형태에 따르면, 필드 산화막으로 덮힌 p 형 반도체기판 내에 형성된 회로소자영역; 및 상기 필드 산화막으로 덮힌 상기 p 형 웰 또는 p 형 반도체기판 내에 상기 회로소자영역으로부터 격리되어 형성된, n 형 확산층의 접합내압을 측정함으로써 p 형 채널스토퍼 영역의 상태를 체크하기 위한, 체크소자영역을 구비하고, 상기 체크소자영역은 평면 사각형인 상기 n 형 확산층으로 이루어지며 상기 p 형 채널스토퍼 영역은 상기 n 형 확산층으로부터 콘택홀을 통하여 인출된 전극 및 상기 n 형 확산층의 적어도 일측에 접촉하도록 형성되는 것을 특징으로 하는 반도체장치가 제공된다.
전술한 기본적인 실시형태에 기재된 반도체장치의 p 형 채널스토퍼 영역은 n 형 확산층을 에워싸도록 형성될 수도 있다. 이러한 p 형 채널스토퍼 영역은 사각 평면 형상을 가질 수도 있으며, 4개의 n 형 확산층은 각각 독립적으로 상기 p 형 채널스토퍼 영역의 각변과 접촉하도록 형성될 수도 있고, 전극은 4개의 n 형 확산층으로부터 각각 인출될 수도 있다.
본 발명에 의한 제조 방법의 기본적인 실시형태에 따르면, 소정의 위치에 p 형 채널스토퍼 영역을 형성하기 위하여 회로소자영역 및 상기 회로소자영역 사이에 샌드위치된 체크소자영역을 갖는, 필드 산화막으로 덮힌, p 형 반도체기판 상에 형성된 레지스트 패턴을 마스크로 이용하여 필드 산화막을 통해 보론 이온을 주입하는 단계 : 상기 p 형 채널스토퍼 영역과 적어도 부분적으로 접촉하도록 상기 체크소자영역 내에 n 형 확산층을 형성하는 단계; 및 상기 회로소자영역에 전극 배선층을 형성하고 상기 체크소자영역에 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명의 상기한 구성에 의하면, n 형 확산층의 접합 내압을 측정하여 p 형 채널스토퍼의 상태를 체크함으로써, 게이트 산화막 정도로 얇은 산화막의 진성 파괴를 초래하지 않으며, 또한 필드 산화막의 막두께의 변화에 의해 영향 받음이 없이 고감도로 상태를 체크할 수 있다. 또한, 단일의 인출 전극이 필요하므로 p 형 채널스토퍼 영역의 품질을 체크하는 것이 가능하다. 또한, p 형 채널스토퍼 영역이 n 형 확산층을 에워싸도록 형성되면, p 형 채널스토퍼 영역이 n 형 확산층으로 쉬프트하여 형성되어도 측정되는 접합 내압차에 영향을 주지 않는다. 한편, 4개의 n 형 확산층이 각각 독립하여 p 형 채널스토퍼 영역의 각변에 접촉하도록 형성되며, 전극은 4개의 n 형 확산층으로부터 인출된다. 이러한 구성에 의하여, 소오스와 드레인 영역 등의 n 형 확산층이나 필드 산화막과 채널스토퍼 영역 사이의 오정렬 상태를 용이하게 평가할 수 있다. 또한, 레지스트 패턴을 마스크로 사용하여 보론 이온을 필드 산화막을 통해 이온주입하여 p 형 채널스토퍼 영역을 형성함으로써 고농도로 도핑된 p 형 채널스토퍼 영역의 체크에 대처할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 평면 사각 형상을 갖는 고립 n 형 확산층을 p 형 반도체 기판이나 p 형 웰의 일부분에 형성하고, 소자 분리를 위한 p 형 채널스토퍼 영역을 n 형 확산층의 적어도 일변과 접하게 하여 n 형 확산층의 접합 내압을 측정함으로써 p 형 채널스토퍼 영역의 질, 즉 소자 분리 특성을 체크한다. 그러므로, 이러한 체크시에 , n 형 확산층상의 얇은 산화막의 진성 파괴를 야기하지도 않고 필드 산화막의 막두께의 변화에 의해 영향받지도 않으면서 소자 분리 특성을 고감도로 평가할 수 있다.
또한 체크를 위한 패턴 면적을 감소시킬 수 있다. 더욱이, p 형 채널스토퍼 영역의 오정렬을 용이하게 평가할 수 있다.
본 발명의 전술한 목적 및 다른 목적, 많은 다른 효과 및 특징은 본 발명의 원리를 포함하는 바람직한 구조적 실시예를 도시적 예로 나타낸 첨부도면 및 이에 대한 상세한 설명을 참조하면 당업자에게 자명할 것이다.
본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상술한다.
제2a도 및 제2b도는 본 발명의 제1실시예에 따른 반도체장치를 도시하는 도면으로서, 제2a도는 평면도, 제2b도는 제2a의 선 IIB-IIB에 따라 취한 단면도이다. 제3도는 본 발명의 실시예에 따른 전체 반도체장치의 에이퍼 상태를 도시하는 평면도이다. 제4a도 및 제4b도는 각각제2a도 및 제2b도에서의 체크 소자를 도시하는 확대도로서, 제4a도는 평면도, 제4b도는 제4a도의 선 IVB - IVB 에 따라 취해진 단면도이다.
먼저, 제3도에서, 반도체 웨이퍼(100)에 다수의 반도체장치(90)가 절단 영역(91)을 구획되어 제조되고, 절단영역(91)단위로 절단된 개개의 반도체칩으로 분리된다. 각 반도체장치(90)는 회로소자를 형성하여 본래의 집적 회로를 구성하는 회로소자영역(80)과 회로소자영역(80)에 있어서의 p 형 채널스토퍼 영역의 형성상태를 모니터링하기 위한 본 발명의 체크소자를 형성하는 체크소자영역(70)을 구비한다.
제2a도와 제2b도를 참조하여 설명하면, p 형 반도체 기판(50)이나 반도체 기판의 p 형 웰(50)의 주면에 실리콘의 국소산화법(LOCOS법) 에 의해 두꺼운 필드 실리콘 산화막(51)이 형성된다. 이 p 형 반도체 기판 (50)또는 반도체 기판의 p 형 웰(50)의 회로소자영역(80)에는, n 형 소오스 및 드래인 영역(83), 게이트 실리콘 산화막(84), 및 폴리실리콘 게이트 전극(85)을 갖는 다수의 MOS 트랜지스터가 형성된다. 전체적으로, BPSG 막(52)이 층간 절연막으로서 형성된다. 다른 트랜지스터에 공통으로 구비된 폴리실리콘 게이트 전극(85), 및 n 형 소오스 및 드레인 영역(83)을 접속하는 알루미늄 전극 배선층(87)에 의해 집적회로를 구성한다.
고농도로 도핑된 p 형 채널스토퍼 영역(82)이 n 형 소오스 및 드레인 영역(83)으로부터 격리되도록 필드 산화막(51)의 저부에 형성되어 각각의 MOS 트랜지스터간의 바람직하지 않은 누설전류의 발생을 방지한다.
한편, p 형 반도체 기판(50) 또는 반도체 기판의 p 형 웰(50)의 체크소자영역(70)에는, 제4a도 및 제4b도에 확대하여 도시된 바와 같이, 필드 산화막(51)에 의해 에워싸여서 섬형상으로 고립된 n 형 확산층(13)이 n 형 소오스 및 드레인 영역(83)과 동시적으로 형성되고, 그 위에 얇은 실리콘 산화막(14)이 게이트 산화막(84)과 동시에 형성되고, 회로소자영역과 동일한 층간 절연막(52)이 형성되고, 층간 절연막(52)으로부터 얇은 산화막(14)을 관통하여 n 형 확산층(13)에 연장하는 콘택홀(18)이 형성되며, 콘택홀(18)을 통하여 층간 절연막(52)상으로 연장하는 알루미늄 전극(17)이 알루미늄 전극 배선(87)과 동시에 형성된다. 이 알루미늄 전극(17)의 면적은, 탐침을 이 알루미늄 전극(17)과 접하도록 함으로써 체크 소자의 내압특성을 측정하기 위해 필요한 약 100 ㎛1p(면적 : 1 S 104㎛2)이다.
또한, 접촉부분(19)에서 n 형 확산층(13)과 중첩하도록 체크용 p 형 채널스토퍼 영역(12)이 형성된다. 이 체크소자의 p 형 채널스토퍼 영역 (12) 및 회로소자영역의 각 p 형 채널스토퍼 영역(82)은 필드 산화막(51)을 통과하는 p 형 불순물의 이온 주입 및 그후의 활성화 열처리에 의해 동시에 형성된다. 그러므로, 양약역의 불순물 농도, 확산 깊이 등은 서로 동일하다.
체크소자에서, p 형 반도체 기판 (50)또는 반도체 기판의 p 웰(50)에 기판 전위를 인가하는 기판 전극 (도시 생략)을 OV (접지전위)로 설정한다. 알루미늄 전극(17)에 탐침을 접촉시켜서 정(正)전압을 탐침에 인가하고 이 전압을 서서히 증가시킨다. 이 상태에서, n 형 확산층(13)과 p 형 채널스토퍼 영역(12)사이의 중첩 부분에서 p-n 접합 내압을 측정하고, 이에 의해 p 형 채널스토퍼 영역(12, 82)의 불순물 농도의 상태를 평가한다. 이러한 작업에 의해 p 형 채널스토퍼 영역의 존재를 확인한다.
n 형 확산층 (13)과 p 형 채널스토퍼 영역(12)이 제조공정에서의 마스킹에 기인하여 서로 약간 격리되어 있을지라도, n 형 확산층은 횡방향으로 0.2 내지 0.4 ㎛정도 확산하고, p 형 채널스토퍼 영역은 0.4 내지0.6 ㎛정도 확산하므로 양자는 그들 사이에 중첩 부분을 갖는다. 형성된 n 형 확산층(13)에 주입된 보론 이온은 0.2 ㎛이상 중첩하도록 확산하여 p 형 채널스토퍼 영역 (12)을 형성한다. 이에 의하여 n 형 확산층(13) 의 집합 내압 값은 필드 산화막(51)의 각 저부에 위치하는 p형 채널스토퍼 영역의 부분에서의 불순물 농도를 반영한다.
본 발명에 따르면, p 형 채널스토퍼 영역의 불순물 농도를 접합 내압을 토대로 평가하므로, 진성파괴가 게이트 실리콘 산화막(84)정도로 얇은 산화막 (14) 에서는 일어나지 않는다. 또한 측정용 탐침이 접촉하는 알루미늄 전극은 한 개만이 필요하므로 불필요한 공간을 제거할 수 있다. 또한, 체크조작이 필드 산화막의 막 두께에 의해 영향을 받지 않으므로, p 형 채널스토퍼 영역의 질을 고감도로 체크하여 소자 분리 특성을 평가하는 것이 가능하다.
다음, 제1실시예에 따른 반도체장치 제조방법을 제5a도 내지 제5e도를 참조하여 설명한다. 상술한 바와 같이 회로소자 및 체크 소자를 동시에 제조하기 때문에, 제5a도 내지 제5e도에서는 체크소자만을 도시한다.
보론을 약 1 S 1015cm-3)로 도핑한 p 형 실리콘 기판(50)의 주면에 LOCOS 법인 질화 실리콘막을 마스크로 하는 실리콘의 국소산화법에 의해 선택적으로 필드 산화막(51)을 형성한다. 이 필드 산화막(51)에 의해 회로소자영역에서는 회로 소자의 MOS 트랜지스터 형성영역이 구획되고, 체크소자 형성영역에서는 섬형상을 고립된 기판 영역이 필드 산화막(51)의 개구에 의해 구획된다. 그 후, 필요에 따라서 회로소자영역에 MOS 트랜지스터의 임계 전압 조정을 위하여 이온 주입을 수행한 후, 열산화에 의해 회로소자영역의게이트 산화막 및 체크소자영역의 얇은 실리콘 산화막(14)을 동시에 형성한다. 각 막의 두께는 약 20 nm(제5a도)이다.
전체 필드 산화막(51)상에 소정의 개구부를 갖는 레지스트 패턴을 형성하고, 이를 마스크로하여 보론 이온를 에너지 120keV, 도우즈(dose) 양 1 S 1014cm-2의 조건으로 레지스트 개구부 아래의필드 산화막(51)을 통하여 이온주입한다. 레지스트 패턴을 제거한 후의 활성화 열처리에 의해, p 형 채널스토퍼 영역을 회로소자영역의 회로소자들 사이에 형성하고, p 형 채널스토퍼 영역(12)을 필드 산화막(51)의 섬형상 개구의 일단부 근방에 형성한다(제5b도 참조). 보론 이론 주입단계에서, 바람직한 에너지 및 도우즈 범위는 100keV 내지 150keV 및 1 S 1012cm-2내지 1 × 1015cm-2이다.
다음, 회로소자영역에 폴리실리콘 게이트 전극을 형성한 후, 필드 산화막(51) 및 폴리실리콘 게이트 전극을 마스크로하여 비소 이온을 에너지 70keV, 도우즈양 1 S 1015cm-2의 조건으로 주입한다. 그 후의 활성화 열처리에 의해, 회로소자영역에 n 형 소오스 및 드레인 영역을 형성하고, 체크소자영역에 p 형 채널스토퍼 영역(12)과 접촉 부분(19)에서 중첩하는 n 형 확산층(13)을 필드 산화막(51)의 개구내의 섬형상으로 고립된 기판영역에 형성한다(제5b 참조).
층간 절연막으로 되는 BPSG 막(52)을 전체 구조상에 형상한다(제5d도참조). 콘택홀(18)을 형성하고, 알루미늄막을 증착 및 패터링함으로써 회로소자영역의 알루미늄 전극배선층과 체크소자영역의 알루미늄 전극(17)을 동시에 형성한다(제5e도 참조).
특히, 회로소자영역에 CMOS를 형성할 때, p 채널 MOS 트랜지스터의 소오스 및 드레인 영역의 형성과 채널 도핑등의 프로세서를 수행하는데, 이러한 프로세서들은 본 발명에 직접 관련되지 않으므로 설명을 생략한다.
상기 실시예에서 게이트 산화막 및 얇은 실리콘 산화막(14)의 산화 형성 후에 고에너지 이온주입에 의하여 채널스토퍼 영역을 형성한다. 선택적으로, 이러한 이온 주입을 게이트 산화막 및 얇은 실리콘 산화막(14)의 산화형성 전에 행할 수도 있다.
이상의 제조방법을 p 형 반도체 기판을 이용하여 설명하였지만, 이 방법을 p 형 반도체 기판 혹은 n 형 반도체 기판의 p 웰 부분(보론을 1016cm-3정도 도핑한 p 형 웰)에 대해서도 적용할 수 있다.
또한, p 형 채널스토퍼 영역을 형성하는 조건은, 에너지가 100 keV ∼ 150keV 의 범위, 도우즈양이 1 S 1012cm-2∼ 5 S 1015cm-2인 것이 실용적으로 적합하다.
제2a도 및 제2b도와 제4a도 및 제4b도에 도시되고 제5a도 내지 제5e도의 제조 플로우에 따라 제조된 접합 내압, 즉 n 형 확산층(13)과 p 채널스토퍼 영역 (12)사이의 접합 내압은 약 10 V 이다.
다른 조건을 동일하게하여 p 형 채널스토퍼 영역 형성의 도우즈양이 약 20% 변화함으로써 접합내압은 약 1V정도 변화한다.
제6a도 및 제6b도는 본 발명의 제2실시예에 따른 반도체장치에서의 체크소자를 도시하는 도면으로, 제6a도는 평면도이고 제6b도는 제6a도의 선 VIB∼VIB 에 따라 취해진 단면도이다. 제78a도 및 제7b도는 본 발명의 제3실시에에 따른 반도체장치에서의 체크소자를 도시하는 도면으로, 제7a도는 제7a도의 선 VIIB-VIIB을 따라 취해진 단면도이다. 제1실시예를 도시하는 제4a도 및 제4b도와 동일한 도면 부호는 각각 제2실시예 및 제3실시예를 도시하는 제6a도 및 제6b도와 제7a도 및 제7b도에서 동일한 부분을 나타낸다. 또한, 회로소자영역과의 관계와 제조방법도 제2a도와 제2b도, 제3도, 및 제5a도 내지 제5e도에 도시한 제1실시예의 것들과 동일하므로 중복적인 설명은 생략한다.
제1실시예에서는 n 형 확산층(13)의 일변측에만 p 형 채널스토퍼 영역(12)을 형성시켰다. 이에 대해 제2실시예의 체크소자에서는, 평면 사각형상의 n 형 확산층(13)의 4 변측 모두를 에워싸도록 형성한다.
이 구조에 의하면, 오정렬로 인하여 n 형 확산층(13)이나 필드 산화막(51)으로부터 쉬프트(shift)하도록 p 형 채널스트퍼 영역(22)이 형성되더라도, p 형 채널스토퍼 영역(22)과 n 형 확산층(13)과의 접합 내압이 측정 가능하여 p 형 채널스토퍼 영역의 불순물 상태를 평가하는 것이 가능하다, 체크소자에 있어서 p 형 채널스토퍼 영역이 쉬프트되어 형성되는 경우, 회로소자영역의 p 형 채널스토퍼 영역도 쉬프트한다. 그러므로, 본 실시예는 회로소자영역에 있어서 p 형 채널스토퍼 영역의 위치가 다소 쉬프트하여도 지장이 없으므로, 그 불순물 농도 상태를 중요시하는 반도체장치에 이용한다.
즉, 제6a도에 있어서, n 형 확산층(13) 으로부터 p 형 채널스토퍼 영역(22)이 좌하(左下)위치로 쉬프트되어 형성된다. 이 때문에, 우측과 상측(제6a도에서 Y방향으로 상측)에서는 n 형 확산층 (13)과 p 형 채널스토퍼 영역(22)이 접촉 부분(29a)에서 중첩하지만, 좌측 및 하측(제6a도에서 Y방향으로 하측)에서는 n 형 확산층(13) 과 p 형 채널스토퍼 영역(22)사이의 접촉부분(29B)에서 격리된다. 격리되어 있으면 p 형 불순물 농도가 p 형 기판(50)의 불순물 농도에 가까워지므로 접합 내압이 높아지게 된다. p 형 채널스토퍼 영역(22)은 링 형상으로 일체로 형성되어 있으므로, 중첩부분(29a)에 있어서의 낮은 접합내압을 측정하여 p 형 채널스토퍼 영역의 불순물 상태를 평가한다. 물론, 본 실시예의 변경예로서, 체크소자에 있어서 n 형 확산층의 2변 혹은 3변 측에 p 형 채널스토퍼 영역을 배치하는 것도 가능하다.
제7a도 및 제7b에 도시한 실시예의 체크소자는 n 형 확산층 및 p 형 채널스토퍼 영역 사이의 위치 쉬프트도 평가할 수 있다.
중앙의 4각 평면 향상의 p 형 채널스토퍼 영역(32)의 4 변 측에 n 형 확산층(33A, 33B, 33C, 33D)이 각각 독립적으로 형성된다. 알루미늄 전극(37a, 37B, 37C, 37D)은 콘택홀(38)을 통하여 독립적으로 인출된다.
이 예에서는 , n 형 확산층에 대하여 p 형 채널스토퍼 영역(32)이 좌하 위치로 쉬프트하여 형성된다. 이 때문에 우측과 상측(제7a도에서 방향 Y의 상측)에서는 p 형 채널스토퍼 영역(32)과 n 형 확산층(33A, 33C)은 접촉 부분(39a)에서 격리되고, 좌측과 하측(제7a도에서 방향 Y로의 하측)에서는 p 형 채널스토퍼 영역(32)과 n 형 확산층(33B,K 33D) 은 접촉 부분(39B)에서 중첩된다.
이 경우, 측정 탐침을 알루미늄 전극(37A, 37C)에 접촉시킨 경우의 접합 내합은 높게 측정되고, 측정 탐침을 알루미늄 전극(37B, 37D)에 접촉시킨 경우의 접합 내압은 낮게 측정된다. 그러므로, 체크소자에 있어서, p 형 채널스토퍼 영역은 n 형 확산층에 대하여 좌하부분으로 쉬프트하여 형성되어 있음이 확인된다. 회로소자영역에서도 마찬가지로, 소자 분리용 p 형 채널스토퍼 영역은 n 형 소오스 및 드래인 영역에 대하여 좌하부분으로 쉬프트하여 형성되어 있음을 인식할 수 있다.
이하에서, 제7a도 및 제7b도에 도시한 바와 같은 체크소자를 이용하여 오졍렬의 양을 정량적으로 평가하는 방법을 설명한다. 물론 제7a도의 X방향에 있어서의 쉬프트의 경우만을 설명하지만, 이 설명은 Y 방향에 있어서의 쉬프트의 경우에도 적용된다.
오졍렬 일어나지 않는 경우, 중앙의 p 형 채널스토퍼의 영역(32)과 좌우 각각의 n 형 확산층(33B, 33A)이, 예를 들어, 2 ㎛ 중첩하는 체크소자(+2.0 ㎛ 체크 소자), 1 ㎛ 중첩하는 체크 소자(+1.0 ㎛ 체크 소자), 서로 정확하게 접촉하는 체크 소자(0㎛체크 소자), 1 ㎛ 격리된 체크 소자(-1.0 ㎛ 체크 소자), 2 ㎛ 격리된 체트소자 (-2.0 ㎛ 체크 소자)의 5개의 제7a도에 도시한 바와 같은 체크 소자를 회로소자영역에 있어서의 MOS 트랜지스터 및 p 형 채널스토퍼 영역과 동시에 형성한다.
p 형 채널스토퍼의 영역이 오정렬로 인하여 정규의 위치로부터 좌방향으로 1.5 ㎛ 쉬프트하여 형성된 경우, 즉 각각의 체크 소자에서는 n 형 확산층에 대하여, 회로소자영역에서는 n 형 소오스 및 드레인 영역에 대하여, p 형 채널스토퍼 영역이 좌방향으로 1.5 ㎛ 쉬프트하여 형성된 경우에 관해 설명한다.
+2.0 ㎛ 체크소자에서는 좌우의 n 형 확산층이 p 형 채널스토퍼 영역과 충첩하므로 저 내압 (예를 들면, 8V)으로 측정된다. +1.0 ㎛ 체크소자에서는 좌측의 n 형 확산층이 p 형 채널스토퍼 영역과 중첩하므로 저내압이 측정되지만, 우측의 n 형 확산층은 p 형 채널스토퍼 영역의 쉬프트에 기인하여 p 형 채널스토퍼 영역과 격리되고, 내압은 저농도로 도핑된 p 형 기판과의 접합내압이므로, 예를 들면 16V의 고내압으로 측정된다. 0 ㎛ 체크 소자 및 -1 ㎛ 체크소자에서는, 좌측의 n 형 확산층은 p 형 채널스토퍼 영역과 중첩하므로 저내압이지만, 우측의 n 형 확산층은 p 형 채널스토퍼 영역과 격리되어 있으므로 고내압이다. -2 ㎛ 체크 소자에서는, p 형 채널스토퍼 영역이 1.5 ㎛ 좌로 쉬프트하여도 좌측의 n 형 확산층과 p 형 채널스토퍼 영역은 격리되어 있으므로 고내압이 측정되며, 우측의 n 형 확산층도 p 형 채널스토퍼 영역과 격리되어 있으므로 고내압이 측정된다.
이 상태를 그래프로 표시하면 제8도와 같다. 이 그래프로부터, p 형 채널스토퍼 영역은 1 ㎛ 보다 크고 2 ㎛ 보다 작은 쉬프트 양으로 좌측방향으로 쉬프트하여 형성되어 있는 것으로 판정된다.
더욱 미세하게 변화시켜 많은 체크 소자를 형성하면, 정확하게 p 형 채널스토퍼 영역의 쉬프트양을 파악하는 것이 가능하다. 또는, 미리 개략적으로 쉬프트양을 알고 있는 경우는, 그 근방에서 쉬프트양을 미세하게 변화시켜 체크소자를 형성하면 보다 정확하게 p 형 채널스토퍼 영역의 쉬프트양을 얻는다.
제9a도 및 제9b도는 본 발명의 제4실시예에 따른 반도체장치에 있어서의 체크소자를 도시하고, 제9a도는 평면도, 제9b도는 제9a도의 선 IXB - IXB 에 따라 취해진 단면도이다. 제4a도 및제4b도에 도시한 제1실시예에서와 동일한 도면 부호는 제9a도 및 제9b도에서 동일하거나 유사한 부분을 나타내며 중복적인 설명은 생략한다.
제9a도 및 제9b도에서는, 필드 산화막(51)의 전체 영역 아래에 회로소자영역 및 체크소자영역의 p 형 채널스토퍼 영역(42)이 형성된다.
그러므로, 이 실시예는 회로소자영역에 있어서 p 형 채널스토퍼 영역의 불순물 농도가 그렇게 고농도로 설정되지 않더라도 소자 분리가 가능한 반도체장치 및 p 형 채널스토퍼 영역과 n 형 소오스 및 드레인 영역 사이의 접합에서 높은 접합 내용이 요구되지 않는 반도체장치에 적용된다. 체크소자 영역에 있어서 필드 산화막(51)의 단(端)의 버즈 비이크(bird's beak)의 하부를 따라 기판 표면쪽으로 연장하는 p 채널스토퍼 영역(42)의 부분이 접촉 부분(49)에서 n 형 확산층(13)과 중첩한다. p 형 채널스토퍼 영역(42)의 상태는 접촉 부분(49)에서의 접합 내압에 따라 평가한다.
다음, 제4실시예에 따른 반도체 장치의 제조방법을 제10a도 내지 제10e도를 참조하여 설명한다. 상술한 바와 같이, 회로소자 및 체크소자는 동시에 제조되므로 체크소자만을 설명한다.
보론을 1 × 1015cm-3정도 도핑한 p 형 실리콘 기판(50)의 주면의 전면상에 막두께 약 120nm 질화 실리콘막(45)의 질화 실리콘막(45)을 성장시킨다. 그 위에 포토레지스트 패턴(46)을 형성하고, 그 포토레지스트 패턴(46)을 마스크로 사용하여 질화 실리콘 막(45)을 선택적으로 에칭 제거한다. 포토레지스트 패턴(46) 및 질화 실리콘막(45)을 마스크로 사용하여 필드 영역으로 되는 기판의 주면 부분에 에너지 100 keV, 도우즈양 1×1013cm-2로 보론을 이온주입하여 p 형 이온 주입층(41a)을 형성한다. 또는, 보론을 에너지 300 keV, 도우즈양 1×1013cm-2로 이온주입하여 기판 내부에 고에너지로 주입된 p 형 이온 주입층 (41b)을 형성한다(제10a도 참조).
다음, 포토레지스트 패턴(46)을 제거한 후, 질화 실리콘막(45)을 마스크로 사용한 국소열산화법에 의해, 필드 산화막(51)을 선택적으로 형성한다. 이때에 이온주입층(41A, 441B)이 활성화되어 필드 산화막(51)의 진저면에 피착하고 또한 필드 산화막(51)의 단의 버즈 비이크 하부를 따라 기판 표표면쪽으로 연장하는 p 형 채널스토퍼 영역(42)을 된다. 그 후, 질화 실리콘막(45)을 제거하고, 회로소자영역에는 게이트 산화막, 체크소자영역에는 얇은 산화막(14)을 동시에 형성한다. 각 산화막의 막두께는 약 20 nm 이다(제10b도).
다음, 회로소자영역에 폴리실리콘 게이트 전극을 형성한 후, 필드 산화막(51) 및 폴리실리콘 게이트 전극을 마스크로 사용하여 비소를 에너지 70 keV, 도우즈양 1×1015cm-2의 조건으로 이온주입한다.
그런 다음 황성화 열처리에 의해, 회로서자영역에 n 형 소오스 및 드레인 영역을 형성하고, 체크소자영역에 p 형 채널스토퍼 영역(42)과 접촉부분(49)에서 중첩하는 n 형 확산층(13)을 필드 산화막(51)의 개구내의 기판에 형성한다(제10b 참조).
다음, 층간절연막으로 되는 BPSG (52)를 전체 구조위에 형성한다 (제10d도 참조). 콘택홀(18)을 형성하고, 알루미늄막을 증착하고 패터닝함으로써, 회로소자영역의 알루미늄 전극 배선 및 체크소자영역의 알루미늄 전극(17)을 동시에 형성한다 (제10e도 참조).
물론, 본 실시예에서도, 특히 회로소자 형성영역에 CMOS를 형성하는 경우는, p 채널 MOS 트랜지스터의 소오스/드레인 영역의 형성, 그 채널 도핑 등의 프로세서를 수행하지만 이들은 본 발명에 직접관계되지 않으므로 설명을 생략한다. 제10a도 내지 제10e도에 도시한 제조방법에서는 p 형 반도치 기판을 이용하여 설명하였지만, 앞의 실시예의 제조방법의 경우와 마찬가지로, p 형 반도체 기판 혹은 n 형 반도체 기판의 p 웰 부분 (보론을 1016cm-3정도 도핑한 p 형 웰)에 적용될 수도 있다.

Claims (6)

  1. 필드 산화막으로 덮힌 p 형 웰 또는 p 형 반도체가판 내에 형성된 회로소자영역; 및 상기 필드 산화막으로 덮힌 상기 p 형 웰 또는 p 형의 반도체기판 내에 상기 회로소자영역으로부터 격리되어 형성된, n 형 확산층의 접합내압을 측정함으로써 p 형 채널스토퍼의 영역의 상태를 체크하기 위한, 체크소자영역을 구비하고, 상기 체크소자영역은 평면 사각형인 상기 n 형 확산층으로 이루어지며, 상기 p 형 채널스토퍼의 영역은 상기 n 형 확산층으로부터 콘택홀을 통하여 인출된 전극 및 상기 n 형 확산층의 적어도 일측에 접촉하도록 형성되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 p 형 채널스토퍼 영역은 상기 회로소자영역의 회로소자들 사이에 및 상기 체크소자영역의 상기 필드 산화막 개구의 일단부 근처에 형성된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 p, 형 채널스토퍼 영역은 상기 n 형 확산층을 둘러싸도록 형성되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 p 형 채널스토퍼 영역은 평면 사각형상을 가지고, 4개의 n 형 확산층은 상기 p 형 채널스토퍼 영역의 각변과 독립적으로 접촉하도록 형성되며, 상기 전극은 상기 4개의 n 형 확산층으로부터 각각 인출되는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 p 형 채널스토퍼 영역은, 상기 회로소자영역 및 상기 체크소자영역으로서 작용하는 , 상기 필드 산화막 아래의 전영역에 형성되는 것을 특징으로 하는 반도체장치.
  6. 소정의 위치에 p 형 채널스토퍼 영역을 형성하기 위하여 회로소자영역 및 상기 회로소자영역 사이에 샌드위치된 체크소자영역을 갖는, 필드 산화막으로 덮힌, p 형 반도체기판 상에 형성된 레지스트 패턴을 마스크로 이용하여 필드 산화막을 통해 보론 이온을 주입하는 단계; 상기 p 형 채널스토퍼 영역과 적어도 부분적으로 접촉하도록 상기 체크소자영역 내에 n 형 확산층을 형성하는 단계; 및 상기 회로소자영역에 전극 배선층을 형성하고 상기 체크소자영역에 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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