JP2719351B2 - Ｎｐｎバイポーラトランジスタの形成方法 - Google Patents
Ｎｐｎバイポーラトランジスタの形成方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造に関する。特に、本発明は
ダブルポリシリコンCMOS技術においてNPNバイポーラト
ランジスタを形成する方法およびその製造物に関する。
ダブルポリシリコンCMOS技術においてNPNバイポーラト
ランジスタを形成する方法およびその製造物に関する。
（従来の技術） 半導体装置の製造方法は通常、一連の製造工程または
処理作用を含んでいて半導体装置に所望の構造および回
路を形成する。半導体装置上に所望される構造、回路の
形成に応じて、異なつた順序の処理工程が半導体装置の
製造において用いられる。
処理作用を含んでいて半導体装置に所望の構造および回
路を形成する。半導体装置上に所望される構造、回路の
形成に応じて、異なつた順序の処理工程が半導体装置の
製造において用いられる。
完成半導体は装置に達するのに必要な処理工程の数を
最小にできるならば、たいていの場合製造費用が安いこ
とはもちろんである。処理工程を少なくすればたいてい
の場合、装置の製造中に生じる誤りの可能性も小さくで
きる。しかし、一定の装置を製造するのに一連の処理工
程が確立された場合は、これらの工程を変更するには費
用がかかる。また、この変更には、製造装置における処
理作用の変更が必要になつたり、また場合によつては新
しい設備、既存の設備の変更、製造の流れ、作用の順序
の変更などが必要になつたりする。また、半導体装置の
製造においていかなる変更をなすにも十分に研究、洗練
して変更した方法から生じる装置に対する悪影響を避け
なければならない。
最小にできるならば、たいていの場合製造費用が安いこ
とはもちろんである。処理工程を少なくすればたいてい
の場合、装置の製造中に生じる誤りの可能性も小さくで
きる。しかし、一定の装置を製造するのに一連の処理工
程が確立された場合は、これらの工程を変更するには費
用がかかる。また、この変更には、製造装置における処
理作用の変更が必要になつたり、また場合によつては新
しい設備、既存の設備の変更、製造の流れ、作用の順序
の変更などが必要になつたりする。また、半導体装置の
製造においていかなる変更をなすにも十分に研究、洗練
して変更した方法から生じる装置に対する悪影響を避け
なければならない。
半導体装置にはそれぞれが独自の製造技術をもつてい
くつかの一般的な形式が存在する。半導体装置の１つの
一般的な形式は、ここではCMOS/FAMOS装置と呼ぶ、１つ
の半導体装置にCMOS（相補型金属酸化物半導体）構造と
ダブルポリシリコンFAMOS（浮遊ゲートアバランシエ金
属酸化物半導体）構造を集積するものである。CMOS装置
はNMOS（Ｎチヤンネル電界効果トランジスタ）とPMOS
（Ｐチヤンネル電界効果トランジスタ）を集積化したも
のである。CMOS/FAMOS半導体装置を製造するのに特定の
一連の処理工程（製造技術）が開発されている。便宜
上、この製造技術はダブルポリシリコンCMOS技術または
単にCMOS技術と呼ぶ。
くつかの一般的な形式が存在する。半導体装置の１つの
一般的な形式は、ここではCMOS/FAMOS装置と呼ぶ、１つ
の半導体装置にCMOS（相補型金属酸化物半導体）構造と
ダブルポリシリコンFAMOS（浮遊ゲートアバランシエ金
属酸化物半導体）構造を集積するものである。CMOS装置
はNMOS（Ｎチヤンネル電界効果トランジスタ）とPMOS
（Ｐチヤンネル電界効果トランジスタ）を集積化したも
のである。CMOS/FAMOS半導体装置を製造するのに特定の
一連の処理工程（製造技術）が開発されている。便宜
上、この製造技術はダブルポリシリコンCMOS技術または
単にCMOS技術と呼ぶ。
半導体装置の別の一般的な形式は半導体装置にバイポ
ーラトランジスタ構造を含むものである。ここでバイポ
ーラ技術と呼ぶ、半導体装置上にバイポーラトランジス
タを製造する特定の製造技術が開発されている。
ーラトランジスタ構造を含むものである。ここでバイポ
ーラ技術と呼ぶ、半導体装置上にバイポーラトランジス
タを製造する特定の製造技術が開発されている。
アナログ形式回路用のものなど新しい半導体回路設計
の開発とともに、CMOS/FAMOS形式半導体装置上に高トラ
ンスコンダクタンスを有するトランジスタを備えること
が要望されることになつてきた。このようなトランジス
タは装置の回路の高駆動性能を与え、結局、装置の回路
速度を改良するものである。しかし、所定のトランジス
タ構造寸法では、CMOS構造はバイポーラトランジスタに
比較して低い駆動性能しか与えない。そこで、高トラン
スコンダクタンスしたがつて高駆動性能を有するバイポ
ーラトランジスタをCMOS/FAMOS構造を実現した半導体装
置に集積化することが望まれる。
の開発とともに、CMOS/FAMOS形式半導体装置上に高トラ
ンスコンダクタンスを有するトランジスタを備えること
が要望されることになつてきた。このようなトランジス
タは装置の回路の高駆動性能を与え、結局、装置の回路
速度を改良するものである。しかし、所定のトランジス
タ構造寸法では、CMOS構造はバイポーラトランジスタに
比較して低い駆動性能しか与えない。そこで、高トラン
スコンダクタンスしたがつて高駆動性能を有するバイポ
ーラトランジスタをCMOS/FAMOS構造を実現した半導体装
置に集積化することが望まれる。
ところが、バイポーラトランジスタ構造の従来の製造
技術と典型的なCMOS/FAMOS構造のそれとは一致しない。
そのため、半導体装置上でバイポーラトランジスタをCM
OS/FAMOS構造に集積化することが望まれる場合は、バイ
ポーラ装置およびCMOS/FAMOS装置を形成するのに別々の
製造工程が必要になる。すなわち、バイポーラトランジ
スタを形成するのに一つの一連の製造工程を実施し、ま
たCMOS/FAMOS構造を形成するのに別の一連の製造工程を
実施しなければならない。製造工程の数が増大すればそ
のことのために製造の信頼性が低下するだけでなく、製
造コストも増大する。結局、従来のCMOS製造技術を用
い、しかもバイポーラ装置を製造する別の付加的な処理
工程を導入しないで同一の半導体装置上にCMOS/FAMOS構
造と同時にバイポーラトランジスタ装置を製造する方法
を提供することが要望される。
技術と典型的なCMOS/FAMOS構造のそれとは一致しない。
そのため、半導体装置上でバイポーラトランジスタをCM
OS/FAMOS構造に集積化することが望まれる場合は、バイ
ポーラ装置およびCMOS/FAMOS装置を形成するのに別々の
製造工程が必要になる。すなわち、バイポーラトランジ
スタを形成するのに一つの一連の製造工程を実施し、ま
たCMOS/FAMOS構造を形成するのに別の一連の製造工程を
実施しなければならない。製造工程の数が増大すればそ
のことのために製造の信頼性が低下するだけでなく、製
造コストも増大する。結局、従来のCMOS製造技術を用
い、しかもバイポーラ装置を製造する別の付加的な処理
工程を導入しないで同一の半導体装置上にCMOS/FAMOS構
造と同時にバイポーラトランジスタ装置を製造する方法
を提供することが要望される。
（発明の概要） 本発明は、ダブルポリシリコンCMOS/FAMOS装置と同時
に新規な設計のNPNバイポーラトランジスタを集積回路
装置上に製造する方法を提供する。バイポーラトランジ
スタは、従来のCMOSダブルポリシリコン集積回路製造に
おけるマスク（パターン形成）工程を越える特別のマス
ク工程を付加することなしに装置上に製造される。集積
回路装置は、NPNバイポーラトランジスタその他所望の
装置（構造）とともにNMOS,PMOS,およびFAMOS構造を含
むことができる。
に新規な設計のNPNバイポーラトランジスタを集積回路
装置上に製造する方法を提供する。バイポーラトランジ
スタは、従来のCMOSダブルポリシリコン集積回路製造に
おけるマスク（パターン形成）工程を越える特別のマス
ク工程を付加することなしに装置上に製造される。集積
回路装置は、NPNバイポーラトランジスタその他所望の
装置（構造）とともにNMOS,PMOS,およびFAMOS構造を含
むことができる。
本発明は従来のダブルポリシリコンCMOSの製造工程を
用いて同時に新規な設計のNPNバイポーラトランジスタ
をも製造する。PMOS装置用のＮ型井戸を形成する従来の
CMOS製造技術の工程はNPNトランジスタのコレクタ領域
として働らくＮ型井戸を形成するためにも用いられる。
FAMOSトランジスタ構造のスレツシヨルド電圧インプラ
ントのためにＰ型材料をインプラントする従来のCMOS製
造工程は、NPNバイポーラトランジスタのベース層とし
て働らくＰ型材料のインプラント工程としても用いられ
る。FAMOSトランジスタのソースドレイン領域に対して
Ｎ型材料をインプラントするCMOS製造技術の工程はNPN
トランジスタのエミツタ層をインプラントするのに用い
られる。NMOSトランジスタのソース、ドレイン領域にＮ
型材料をインプラントするCMOS製造技術の工程はNPNト
ランジスタのコレクタコンタクト領域をインプラントす
るにも用いられる。PMOSトランジスタのソース、ドレイ
ン領域にＰ型材料をインプラントするCMOS製造技術の工
程はNPNトランジスタのベースコンタクトをインプラン
トするにも用いられる。
用いて同時に新規な設計のNPNバイポーラトランジスタ
をも製造する。PMOS装置用のＮ型井戸を形成する従来の
CMOS製造技術の工程はNPNトランジスタのコレクタ領域
として働らくＮ型井戸を形成するためにも用いられる。
FAMOSトランジスタ構造のスレツシヨルド電圧インプラ
ントのためにＰ型材料をインプラントする従来のCMOS製
造工程は、NPNバイポーラトランジスタのベース層とし
て働らくＰ型材料のインプラント工程としても用いられ
る。FAMOSトランジスタのソースドレイン領域に対して
Ｎ型材料をインプラントするCMOS製造技術の工程はNPN
トランジスタのエミツタ層をインプラントするのに用い
られる。NMOSトランジスタのソース、ドレイン領域にＮ
型材料をインプラントするCMOS製造技術の工程はNPNト
ランジスタのコレクタコンタクト領域をインプラントす
るにも用いられる。PMOSトランジスタのソース、ドレイ
ン領域にＰ型材料をインプラントするCMOS製造技術の工
程はNPNトランジスタのベースコンタクトをインプラン
トするにも用いられる。
FAMOS構造の浮遊ゲート層の形成の間に形成される第
１のポリシリコン層はNPNトランジスタのエミツタ、ベ
ース領域のセルフアラインインプラントマスクとして働
らく。これによつてNPNトランジスタの寸法が減少で
き、ひいてはそのトランジスタの性能を向上できる。
１のポリシリコン層はNPNトランジスタのエミツタ、ベ
ース領域のセルフアラインインプラントマスクとして働
らく。これによつてNPNトランジスタの寸法が減少で
き、ひいてはそのトランジスタの性能を向上できる。
本発明はまた、従来のCMOSダブルポリシリコン回路構
造のマスク（パターン形成）工程以上の特別のマスク
（パターン形成）工程を付加することなしにCMOS,FAMOS
構造を有する集積回路装置上にNPNバイポーラトランジ
スタを製造する方法を提供できる。
造のマスク（パターン形成）工程以上の特別のマスク
（パターン形成）工程を付加することなしにCMOS,FAMOS
構造を有する集積回路装置上にNPNバイポーラトランジ
スタを製造する方法を提供できる。
本発明はまた、新規なNPNバイポーラトランジスタ構
造を提供できる。
造を提供できる。
（実施例） 本発明はCMOS技術を用いて製造された集積回路装置上
にバイポーラトランジスタ構造を形成する方法によつて
形成される製造物を与える。それらのバイポーラトラン
ジスタは、従来のダブルポリシリコンCMOS装置のマスク
（パターン形成）工程以上の特別のマスク（パターン形
成）を付加することなしに集積回路装置上に製造され
る。本発明は、NPNバイポーラトランジスタのエミツ
タ、ベース領域に所望のドープ材料をインプラントする
工程に対してポリシリコン材料の第１の層をセルアライ
ン構造として利用する。
にバイポーラトランジスタ構造を形成する方法によつて
形成される製造物を与える。それらのバイポーラトラン
ジスタは、従来のダブルポリシリコンCMOS装置のマスク
（パターン形成）工程以上の特別のマスク（パターン形
成）を付加することなしに集積回路装置上に製造され
る。本発明は、NPNバイポーラトランジスタのエミツ
タ、ベース領域に所望のドープ材料をインプラントする
工程に対してポリシリコン材料の第１の層をセルアライ
ン構造として利用する。
以下、NMOS,PMOS,FAMOS構造が従来のCMOS製造技術に
よつて製造される同じ製造工程の間にNPNバイポーラト
ランジスタが集積回路装置上に製造される本発明の一実
施例を第１図〜第10図に関連して説明する。第１図〜第
９図はその実施例の製造工程を示し、第10図はさらに進
んだ製造段階にある当該実施例による半導体装置を示
す。
よつて製造される同じ製造工程の間にNPNバイポーラト
ランジスタが集積回路装置上に製造される本発明の一実
施例を第１図〜第10図に関連して説明する。第１図〜第
９図はその実施例の製造工程を示し、第10図はさらに進
んだ製造段階にある当該実施例による半導体装置を示
す。
まず、本発明の一実施例による集積回路装置の側断面
図を示す第10図を参照する。第10図は、それぞれ比較的
進んだ製造段階にある、NMOS,PMOS,FAMOS構造とともにN
PNトランジスタを示す。第10図にはまた、NPNトランジ
スタのエミツタ領域64、ベース領域88、コレクタ領域8
5、およびNMOS,PMOS,FAMOS構造のソース、ドレイン、ゲ
ート領域が示されている。NMOSのソース、ドレイン領域
は86で、NMOSのゲートは76で示されている。PMOSのソー
ス、ドレイン領域は90で、PMOSのゲートは78で示されて
いる。FAMOSのソース、ドレイン領域は66で示されてい
る。第10図において、P+,N+記号は高濃度ドープされた
領域を表わし、P-,N-記号は低濃度ドープされた領域を
表わす。第１図〜第９図は、第10図の草地に至る本発明
の一実施例による製造工程を示す。第１図〜第９図の製
造工程を次に説明する。
図を示す第10図を参照する。第10図は、それぞれ比較的
進んだ製造段階にある、NMOS,PMOS,FAMOS構造とともにN
PNトランジスタを示す。第10図にはまた、NPNトランジ
スタのエミツタ領域64、ベース領域88、コレクタ領域8
5、およびNMOS,PMOS,FAMOS構造のソース、ドレイン、ゲ
ート領域が示されている。NMOSのソース、ドレイン領域
は86で、NMOSのゲートは76で示されている。PMOSのソー
ス、ドレイン領域は90で、PMOSのゲートは78で示されて
いる。FAMOSのソース、ドレイン領域は66で示されてい
る。第10図において、P+,N+記号は高濃度ドープされた
領域を表わし、P-,N-記号は低濃度ドープされた領域を
表わす。第１図〜第９図は、第10図の草地に至る本発明
の一実施例による製造工程を示す。第１図〜第９図の製
造工程を次に説明する。
第１図は第10図の集積回路装置の初期の製造段階にお
ける側断面図を示し、本発明の一実施例を示す。第１図
にはＰ型材料からなる基板12を含む装置10が示されてい
る。第１図にはまた、第10図により完全に示されたNPN
トランジスタ、NMOS構造、PMOS構造、FAMOS構造が製造
される領域が記号がつけられている。第１図は、それぞ
れNPNトランジスタ、PMOSトランジスタの地点で対応す
る領域に従来の技術でＮ型材料の井戸14,16が形成され
ている装置10の製造における１工程を示す。井戸16は完
成PMOS装置のＮ型井戸として働く。井戸14は完成NPNト
ランジスタのコレクタ領域として働らく。本発明の実施
例により、井戸14,16は同時にかつ同じ一連の工程によ
つて形成される。本発明の実施例により、井戸14,16は
Ｎ型材料で低濃度にドープされる。
ける側断面図を示し、本発明の一実施例を示す。第１図
にはＰ型材料からなる基板12を含む装置10が示されてい
る。第１図にはまた、第10図により完全に示されたNPN
トランジスタ、NMOS構造、PMOS構造、FAMOS構造が製造
される領域が記号がつけられている。第１図は、それぞ
れNPNトランジスタ、PMOSトランジスタの地点で対応す
る領域に従来の技術でＮ型材料の井戸14,16が形成され
ている装置10の製造における１工程を示す。井戸16は完
成PMOS装置のＮ型井戸として働く。井戸14は完成NPNト
ランジスタのコレクタ領域として働らく。本発明の実施
例により、井戸14,16は同時にかつ同じ一連の工程によ
つて形成される。本発明の実施例により、井戸14,16は
Ｎ型材料で低濃度にドープされる。
第２図は、半導体装置10の製造における付加工程を示
す、第１図の集積回路装置の側断面図を示す。第２図
は、その集積回路装置上に形成されるべき構造の分離
（アイソレーシヨン）のために装置10の表面上にフイー
ルド酸化物構造20,22,24,26,28,30,32が形成されている
様子を示す。ここで説明する実施例におけるフイールド
酸化物構造は6000Å程度の厚さであるが、所望の分離機
能のためには必要に応じてそれより厚くても薄くてもよ
い。第２図にはまた、図示のように基板12の複数領域が
低濃度でドープまたはインプラントされ、NPNトランジ
スタのベース領域18およびFAMOSトランジスタ構造のス
レツシヨルド電圧調整インプラント19が形成されている
様子が示されている。本発明の実施例により、Ｐ型材料
のベース領域18へのインプラントは、Ｐ型材料のスレツ
シヨルド電圧インプラント領域19へのインプラントと同
時にかつ同じ一連の工程で実施される。領域18,19にイ
ンプラントされるドーパントはボロンその他の適当なド
ーパント材料でよい。
す、第１図の集積回路装置の側断面図を示す。第２図
は、その集積回路装置上に形成されるべき構造の分離
（アイソレーシヨン）のために装置10の表面上にフイー
ルド酸化物構造20,22,24,26,28,30,32が形成されている
様子を示す。ここで説明する実施例におけるフイールド
酸化物構造は6000Å程度の厚さであるが、所望の分離機
能のためには必要に応じてそれより厚くても薄くてもよ
い。第２図にはまた、図示のように基板12の複数領域が
低濃度でドープまたはインプラントされ、NPNトランジ
スタのベース領域18およびFAMOSトランジスタ構造のス
レツシヨルド電圧調整インプラント19が形成されている
様子が示されている。本発明の実施例により、Ｐ型材料
のベース領域18へのインプラントは、Ｐ型材料のスレツ
シヨルド電圧インプラント領域19へのインプラントと同
時にかつ同じ一連の工程で実施される。領域18,19にイ
ンプラントされるドーパントはボロンその他の適当なド
ーパント材料でよい。
第３図は、第２図の集積回路装置の製造における付加
工程を示す側断面図を示す。第３図に示されるように、
ゲート酸化物材料層33が装置の表面を横切つて形成され
ている。ゲート酸化物層33の厚さは250Å程度である
が、必要に応じてそれより厚くても薄くてもよい。さら
にまた図示のように、第１の多結晶シリコン（普通、ポ
リシリコンと呼ばれる）の領域34がフイールド酸化物2
2,24間に形成されている。また、第３図に示されている
ように、第１のポリシリコンの第２領域36がフイールド
酸化物領域30,32間に形成されている。本発明の実施例
により、第１のポリシリコン材料の第１、第２領域34,3
6は同時にかつ同じ一連の工程で形成される。領域34,36
は、装置10の表面上にポリシリコン材料層を形成する工
程、およびポリシリコン層の領域34,36以外の部分は全
部除去するようにその層をエツチする工程を含む従来の
技術によつて形成できる。
工程を示す側断面図を示す。第３図に示されるように、
ゲート酸化物材料層33が装置の表面を横切つて形成され
ている。ゲート酸化物層33の厚さは250Å程度である
が、必要に応じてそれより厚くても薄くてもよい。さら
にまた図示のように、第１の多結晶シリコン（普通、ポ
リシリコンと呼ばれる）の領域34がフイールド酸化物2
2,24間に形成されている。また、第３図に示されている
ように、第１のポリシリコンの第２領域36がフイールド
酸化物領域30,32間に形成されている。本発明の実施例
により、第１のポリシリコン材料の第１、第２領域34,3
6は同時にかつ同じ一連の工程で形成される。領域34,36
は、装置10の表面上にポリシリコン材料層を形成する工
程、およびポリシリコン層の領域34,36以外の部分は全
部除去するようにその層をエツチする工程を含む従来の
技術によつて形成できる。
さらにまた第３図に示されるように、層間酸化物層38
がポリシリコン材料の第１領域34の表面上に形成されて
いる。層間酸化物層38は第３図に示されているように、
第１ポリシリコン領域34の表面上に形成された二酸化シ
リコン材料層40およびその酸化物層40の表面に形成され
た窒化シリコン（Si3N4）材料層42からなる。層40,42は
それぞれ、250Å程度の厚さであるが、必要に応じてそ
れより厚くても薄くてもよい。また第１ポリシリコン領
域34および層間酸化物層38の側面には側壁酸化物領域44
が形成されている。さらに第３図に示されているよう
に、第１のポリシリコン材料の第２領域36上には層間酸
化物層46が形成されている。層間酸化物層46は図示のよ
うに第１ポリシリコン材料の第２領域36の表面上に形成
された二酸化シリコン材料層48およびその酸化物層48の
表面上に形成された窒化シリコン材料層50からなる。ま
た、第１ポリシリコン材料の第２領域36および層間酸化
物層46の側面には側壁酸化物領域52が形成されている。
がポリシリコン材料の第１領域34の表面上に形成されて
いる。層間酸化物層38は第３図に示されているように、
第１ポリシリコン領域34の表面上に形成された二酸化シ
リコン材料層40およびその酸化物層40の表面に形成され
た窒化シリコン（Si3N4）材料層42からなる。層40,42は
それぞれ、250Å程度の厚さであるが、必要に応じてそ
れより厚くても薄くてもよい。また第１ポリシリコン領
域34および層間酸化物層38の側面には側壁酸化物領域44
が形成されている。さらに第３図に示されているよう
に、第１のポリシリコン材料の第２領域36上には層間酸
化物層46が形成されている。層間酸化物層46は図示のよ
うに第１ポリシリコン材料の第２領域36の表面上に形成
された二酸化シリコン材料層48およびその酸化物層48の
表面上に形成された窒化シリコン材料層50からなる。ま
た、第１ポリシリコン材料の第２領域36および層間酸化
物層46の側面には側壁酸化物領域52が形成されている。
第４図は、第３図の装置に対する付加製造工程を示す
側断面図を示す。第４図に示されているように、装置の
表面上には第２ポリシリコン材料の層54が形成されてい
る。第２ポリシリコン材料の層54は、領域34,36がそれ
でできているポリシリコン材料の第１の層と同じ材料で
できていてもよく、異なつた材料でできていてもよい。
側断面図を示す。第４図に示されているように、装置の
表面上には第２ポリシリコン材料の層54が形成されてい
る。第２ポリシリコン材料の層54は、領域34,36がそれ
でできているポリシリコン材料の第１の層と同じ材料で
できていてもよく、異なつた材料でできていてもよい。
第５図は本発明の一実施例における次の工程を示す第
４図の集積回路装置の側断面図である。第５図に示され
ているように、NPN構造に対するエミツタ開口60が第２
ポリシリコン層54、層間酸化物層38、第１ポリシリコン
領域34およびゲート酸化物層33を通つてエツチされてい
る。同じエツチ工程で、第５図に示されているように、
第２ポリシリコン層54、層間酸化物層46、第１ポリシリ
コン層領域36およびゲート酸化物層33を通つてソース、
ドレイン領域62をエツチすることによつてFAMOS構造の
スタツクゲート構造がエツチされる。第５図にはまた、
Ｐ型材料が既にインプラントされている領域18,19（第
２図参照）の各部にそれぞれ64,66でＮ型材料の高濃度
ドーパントがインプラントされる本発明の実施例におけ
る付加工程が示されている。領域64,66に対するＮ型材
料のインプラントはそれぞれエミツタ開口60、ソース／
ドレイン領域62を通してなされる。第10図に示されるよ
うに、Ｎ型材料で高濃度ドープされた領域64は完成NPN
バイポーラトランジスタのエミツタとなる。Ｎ型材料で
高濃度ドープされた領域66は完成装置のFAMOSトランジ
スタのソース，ドレイン領域となる。エミツタ領域64の
インプラントの間に、第1,第２のポリシリコン層34,54
はインプラントマスクとして働き、Ｎ型材料が正確に領
域64にインプラントされるようにする。第１のポリシリ
コン層34をセルフアラインインプラントマスクとして用
いる本発明の利点は以下の説明でさらに明らかになるだ
ろう。
４図の集積回路装置の側断面図である。第５図に示され
ているように、NPN構造に対するエミツタ開口60が第２
ポリシリコン層54、層間酸化物層38、第１ポリシリコン
領域34およびゲート酸化物層33を通つてエツチされてい
る。同じエツチ工程で、第５図に示されているように、
第２ポリシリコン層54、層間酸化物層46、第１ポリシリ
コン層領域36およびゲート酸化物層33を通つてソース、
ドレイン領域62をエツチすることによつてFAMOS構造の
スタツクゲート構造がエツチされる。第５図にはまた、
Ｐ型材料が既にインプラントされている領域18,19（第
２図参照）の各部にそれぞれ64,66でＮ型材料の高濃度
ドーパントがインプラントされる本発明の実施例におけ
る付加工程が示されている。領域64,66に対するＮ型材
料のインプラントはそれぞれエミツタ開口60、ソース／
ドレイン領域62を通してなされる。第10図に示されるよ
うに、Ｎ型材料で高濃度ドープされた領域64は完成NPN
バイポーラトランジスタのエミツタとなる。Ｎ型材料で
高濃度ドープされた領域66は完成装置のFAMOSトランジ
スタのソース，ドレイン領域となる。エミツタ領域64の
インプラントの間に、第1,第２のポリシリコン層34,54
はインプラントマスクとして働き、Ｎ型材料が正確に領
域64にインプラントされるようにする。第１のポリシリ
コン層34をセルフアラインインプラントマスクとして用
いる本発明の利点は以下の説明でさらに明らかになるだ
ろう。
なお、ゲート酸化物層33の露出領域はエツチ工程の間
に完全に除去する必要はない。ゲート酸化物層33が幾分
残つていても所望領域のドーピングは起りうる。第10図
に関連して後述するように、コンタクト表面上に残つて
いるゲート酸化物の領域は、後に湿式化学ストリツプ工
程で除去される。
に完全に除去する必要はない。ゲート酸化物層33が幾分
残つていても所望領域のドーピングは起りうる。第10図
に関連して後述するように、コンタクト表面上に残つて
いるゲート酸化物の領域は、後に湿式化学ストリツプ工
程で除去される。
第５図に図示のように領域64,66にインプラントされ
るドーパントは砒素、リンその他の適当な材料でよい。
本発明の実施例により、領域64のエツチおよびドーピン
グは領域66のそれと同時にかつ同じプロセスで実施され
る。
るドーパントは砒素、リンその他の適当な材料でよい。
本発明の実施例により、領域64のエツチおよびドーピン
グは領域66のそれと同時にかつ同じプロセスで実施され
る。
第６図は第５図の集積回路装置の側断面図で、本発明
の実施例におけるさらに次の工程を示す。第６図に示さ
れるように、ホトレジスト材料層をポリシリコン材料の
第２の層54の上に形成して、次にパターン形成、現像し
てホトレジストの所定領域を備えている。第６図に示さ
れるように、これらホトレジストの所定領域の１つはエ
ミツタ開口60およびエミツタ表面64を保護するプラグ68
である。ホトレジストの別の所定領域はポリシリコンの
第２の層54の各領域上のある保護領域70,72で、これら
は以下により完全に説明するNMOS,PMOS構造のゲートと
なる。さらに別のホトレジストの所定領域はFAMOS装置
のソース、ドレイン、スタツゲート領域上の保護領域74
である。
の実施例におけるさらに次の工程を示す。第６図に示さ
れるように、ホトレジスト材料層をポリシリコン材料の
第２の層54の上に形成して、次にパターン形成、現像し
てホトレジストの所定領域を備えている。第６図に示さ
れるように、これらホトレジストの所定領域の１つはエ
ミツタ開口60およびエミツタ表面64を保護するプラグ68
である。ホトレジストの別の所定領域はポリシリコンの
第２の層54の各領域上のある保護領域70,72で、これら
は以下により完全に説明するNMOS,PMOS構造のゲートと
なる。さらに別のホトレジストの所定領域はFAMOS装置
のソース、ドレイン、スタツゲート領域上の保護領域74
である。
第７図は第６図の集積回路装置の側断面図で、本発明
の実施例におけるさらに次の工程を示す。第７図に示す
ように、プラズマエツチを行なつてNMOS,PMOS構造それ
ぞれのゲート構造76,78を形成している。なお、第６図
において、68,70,72,74で示すホトレジスト材料はプラ
ズマエツチ後除去される。
の実施例におけるさらに次の工程を示す。第７図に示す
ように、プラズマエツチを行なつてNMOS,PMOS構造それ
ぞれのゲート構造76,78を形成している。なお、第６図
において、68,70,72,74で示すホトレジスト材料はプラ
ズマエツチ後除去される。
第８図は第７図の集積回路装置の側断面図で、本発明
の実施例におけるさらに次の工程を示す。第８図に示す
ように、ゲート76,78上にはそれぞれ側壁酸化物領域80,
82が形成される。また、第８図に示すように、NPNトラ
ンジスタのエミツタ開口60の内部表面には側壁酸化物領
域83が形成される。次に、NPNトランジスタのコレクタ
領域85およびNMOS構造のソース，ドレイン領域86はＮ型
材料で高濃度ドープされる。この高濃度ドープ用のＮ型
材料は砒素、リンその他適当な材料である。Ｎ型材料を
所望領域にインプラントする方法は従来のもので、始め
に装置をホトレジスト材料で覆い、次にそのホトレジス
ト材料をパターン形成してＮ型材料でインプラントされ
るべき領域を露出する工程を通常有している。
の実施例におけるさらに次の工程を示す。第８図に示す
ように、ゲート76,78上にはそれぞれ側壁酸化物領域80,
82が形成される。また、第８図に示すように、NPNトラ
ンジスタのエミツタ開口60の内部表面には側壁酸化物領
域83が形成される。次に、NPNトランジスタのコレクタ
領域85およびNMOS構造のソース，ドレイン領域86はＮ型
材料で高濃度ドープされる。この高濃度ドープ用のＮ型
材料は砒素、リンその他適当な材料である。Ｎ型材料を
所望領域にインプラントする方法は従来のもので、始め
に装置をホトレジスト材料で覆い、次にそのホトレジス
ト材料をパターン形成してＮ型材料でインプラントされ
るべき領域を露出する工程を通常有している。
さらに第８図に示すように、ホトレジスト層84が装置
表面上に付加され、パターン形成して装置の選択領域が
露出される。露出され領域はNPNトランジスタのコレク
タ領域85およびNMOS装置のソース，ドレイン領域85から
なる。さらにまた第８図に示すように、高濃度ドープＮ
型材料がコレクタ領域85およびソース，ドレイン領域86
にインプラントされる。第８図に示すホトレジスト材料
層84は、Ｎ型材料がインプラントされる領域を画定する
のに用いられるホトレジスト層を表わす。インプラント
が完了したら、ホトレジスト材料層84は除去される。
表面上に付加され、パターン形成して装置の選択領域が
露出される。露出され領域はNPNトランジスタのコレク
タ領域85およびNMOS装置のソース，ドレイン領域85から
なる。さらにまた第８図に示すように、高濃度ドープＮ
型材料がコレクタ領域85およびソース，ドレイン領域86
にインプラントされる。第８図に示すホトレジスト材料
層84は、Ｎ型材料がインプラントされる領域を画定する
のに用いられるホトレジスト層を表わす。インプラント
が完了したら、ホトレジスト材料層84は除去される。
第９図は第８図の集積回路装置の側断面図で、本発明
の実施例におけるさらに次の工程を示す。第８図に示さ
れるように、本実施例における次の主たる工程はNPNト
ランジスタのベース領域88およびPMOSトランジスタのソ
ース，ドレイン領域90をＰ型材料のインプラントによつ
て高濃度ドープすることである。第９図に示すように、
これは、装置の表面上にホトレジスト材料層87を形成
し、そのホトレジストをパターン形成し、ドープされる
べき領域を覆うホトレジスト領域を除去することによつ
て実現される。特に第９図のNPN構造を参照すると、ド
ープされるべき領域88に隣接するホトレジスト材料87の
端部は領域88の端部から幾分後退しているように示され
ていることがわかる。この後退配向は、ホトレジストパ
ターン形成工程において設計してパターン形成中のミス
アライメントを許容しなければならないミスアラメント
公差に対応する。周知のように、ホトレジスト87によつ
て覆われた装置の各部、たとえばエミツタ領域64はイン
プラント工程中にドープされない。
の実施例におけるさらに次の工程を示す。第８図に示さ
れるように、本実施例における次の主たる工程はNPNト
ランジスタのベース領域88およびPMOSトランジスタのソ
ース，ドレイン領域90をＰ型材料のインプラントによつ
て高濃度ドープすることである。第９図に示すように、
これは、装置の表面上にホトレジスト材料層87を形成
し、そのホトレジストをパターン形成し、ドープされる
べき領域を覆うホトレジスト領域を除去することによつ
て実現される。特に第９図のNPN構造を参照すると、ド
ープされるべき領域88に隣接するホトレジスト材料87の
端部は領域88の端部から幾分後退しているように示され
ていることがわかる。この後退配向は、ホトレジストパ
ターン形成工程において設計してパターン形成中のミス
アライメントを許容しなければならないミスアラメント
公差に対応する。周知のように、ホトレジスト87によつ
て覆われた装置の各部、たとえばエミツタ領域64はイン
プラント工程中にドープされない。
本発明の特別の利点は第９図に関連して説明される工
程において実現される。これらの利点は、Ｐ型材料をベ
ース領域88にインプラントする間に第１ポリシリコン層
34の各領域をセルフアラインインプラントマスクとして
利用することから生じる。第９図に示すように、ホトレ
ジスト層を装置上に形成し、次にパターン形成して装置
の所定領域上にマスク領域87を備える。特に装置のNPN
構造に関して、ホトレジスト材料87はエミツタ領域64を
覆い、Ｐ型材料インプラント工程におけるそのインプラ
ントからその領域を保護する。しかし、第９図に示すよ
うに、ホトレジスト87の各領域はベース領域88に隣接す
る第１ポリシリコン材料領域34の肩に完全には延びず、
これらホトレジスト端部は第１ポリシリコン材料領域34
の肩から後退している。前述したように、このホトレジ
ストの後退配向はホトレジストパターン形成におけるミ
スアライメント公差に基づく。しかし、この後退配向
は、第１ポリシリコン材料領域34自身がベース領域88の
インプラントマスクとなるからＰ型材料のインプランテ
ーションの精度に悪影響を及ぼさない。こうして、第１
ポリシリコン材料領域34はＰ型材料インプラント工程の
セルアラインインプラントマスクとなる。
程において実現される。これらの利点は、Ｐ型材料をベ
ース領域88にインプラントする間に第１ポリシリコン層
34の各領域をセルフアラインインプラントマスクとして
利用することから生じる。第９図に示すように、ホトレ
ジスト層を装置上に形成し、次にパターン形成して装置
の所定領域上にマスク領域87を備える。特に装置のNPN
構造に関して、ホトレジスト材料87はエミツタ領域64を
覆い、Ｐ型材料インプラント工程におけるそのインプラ
ントからその領域を保護する。しかし、第９図に示すよ
うに、ホトレジスト87の各領域はベース領域88に隣接す
る第１ポリシリコン材料領域34の肩に完全には延びず、
これらホトレジスト端部は第１ポリシリコン材料領域34
の肩から後退している。前述したように、このホトレジ
ストの後退配向はホトレジストパターン形成におけるミ
スアライメント公差に基づく。しかし、この後退配向
は、第１ポリシリコン材料領域34自身がベース領域88の
インプラントマスクとなるからＰ型材料のインプランテ
ーションの精度に悪影響を及ぼさない。こうして、第１
ポリシリコン材料領域34はＰ型材料インプラント工程の
セルアラインインプラントマスクとなる。
特別の利点は、第１ポリシリコン層34の各領域を用い
て、NPNトランジスタエミツタ表面64のインプラント、
ベース領域88のインプラント両方に対するインプラント
マスクを形成することから生じる。これら利点のいくつ
かは、他の場合には領域64,88にインプラントを生成す
ることが必要になるホトレジストパターン形成の制限を
検討することによつてさらに明らかになるだろう。ホト
レジストパターン形成は大部分、パターン形成中のマス
クの下のスライスのミスアライメントの可能性のため精
度の制限を受ける。したがつて、半導体装置設計形状に
余裕を与えて、このミスアライメントの可能性に備えな
ければならない。本発明において、ホトレジスト材料で
はなく第１のポリシリコン層を用いることによつてイン
プラントが実現でき、そのポリシリコン層をインプラン
トマスクとして用いない場合よりも小さな形状でNPNト
ランジスタを製造できる。
て、NPNトランジスタエミツタ表面64のインプラント、
ベース領域88のインプラント両方に対するインプラント
マスクを形成することから生じる。これら利点のいくつ
かは、他の場合には領域64,88にインプラントを生成す
ることが必要になるホトレジストパターン形成の制限を
検討することによつてさらに明らかになるだろう。ホト
レジストパターン形成は大部分、パターン形成中のマス
クの下のスライスのミスアライメントの可能性のため精
度の制限を受ける。したがつて、半導体装置設計形状に
余裕を与えて、このミスアライメントの可能性に備えな
ければならない。本発明において、ホトレジスト材料で
はなく第１のポリシリコン層を用いることによつてイン
プラントが実現でき、そのポリシリコン層をインプラン
トマスクとして用いない場合よりも小さな形状でNPNト
ランジスタを製造できる。
たとえば、セルフアライン技術を用いないで、代り
に、NPN構造のいくつかのインプラントに対して複数ホ
トレジストマスクを用いた場合、エミツタ領域からベー
ス領域に至るNPN構造の横寸法は３〜４ミクロンの範囲
になければならなくなる。しかし、このような比較的大
きな寸法では、ベース領域88とエミツタ領域64の間の距
離が大きくなりすぎて、この距離のためにベース抵抗が
高くなつてしまう。ベース抵抗が高ければ動作速度が所
望するより小さくなつてしまうというようにNPNトラン
ジスタ特性に悪影響を及ぼす。しかし、本発明の実施に
おいては、第１のポリシリコン層34がエミツタの回りの
リングを形成し、エミツタ、ベース領域インプラントに
対するセルフアラインインプラントマスクなるから、ベ
ース、エミツタ領域間の距離が１ミクロン以下のNPNト
ランジスタを製造できる。領域34のポリシリコンのリン
グはエミツタ、ベース領域のインプラント工程の横方向
スペーサとして働らく。こうして、本発明の１つの利点
は、第１ポリシリコン層34をセルフアラインインプラン
トマスクとして用いることによつて、所望の小さな寸法
を有し、最適性能が向上するNPNトランジスタを製造で
きることにある。
に、NPN構造のいくつかのインプラントに対して複数ホ
トレジストマスクを用いた場合、エミツタ領域からベー
ス領域に至るNPN構造の横寸法は３〜４ミクロンの範囲
になければならなくなる。しかし、このような比較的大
きな寸法では、ベース領域88とエミツタ領域64の間の距
離が大きくなりすぎて、この距離のためにベース抵抗が
高くなつてしまう。ベース抵抗が高ければ動作速度が所
望するより小さくなつてしまうというようにNPNトラン
ジスタ特性に悪影響を及ぼす。しかし、本発明の実施に
おいては、第１のポリシリコン層34がエミツタの回りの
リングを形成し、エミツタ、ベース領域インプラントに
対するセルフアラインインプラントマスクなるから、ベ
ース、エミツタ領域間の距離が１ミクロン以下のNPNト
ランジスタを製造できる。領域34のポリシリコンのリン
グはエミツタ、ベース領域のインプラント工程の横方向
スペーサとして働らく。こうして、本発明の１つの利点
は、第１ポリシリコン層34をセルフアラインインプラン
トマスクとして用いることによつて、所望の小さな寸法
を有し、最適性能が向上するNPNトランジスタを製造で
きることにある。
第10図は第９図の集積回路装置の側断面であり、そこ
では、NMOS,PMOS,FAMOS構造と同様NPNトランジスタの導
電性表面にも高導電性表面92が形成されている。高導電
性表面92は、珪化チタン、他の珪化金属その他所望の材
料で形成できる。導電性層92は導電性表面のシート抵抗
を減少させ、コンタクト表面を介した電気コンタクト
（その表面に後に形成される）への電気コンダクタンス
を高めようとするものである。装置上に高導電性表面92
を形成する前に、コンタクト表面の若干部を覆うゲート
酸化物は湿式化学ストリツプ（通常、フツ化水素酸デイ
ツプを含む）によつて除去することもできる。
では、NMOS,PMOS,FAMOS構造と同様NPNトランジスタの導
電性表面にも高導電性表面92が形成されている。高導電
性表面92は、珪化チタン、他の珪化金属その他所望の材
料で形成できる。導電性層92は導電性表面のシート抵抗
を減少させ、コンタクト表面を介した電気コンタクト
（その表面に後に形成される）への電気コンダクタンス
を高めようとするものである。装置上に高導電性表面92
を形成する前に、コンタクト表面の若干部を覆うゲート
酸化物は湿式化学ストリツプ（通常、フツ化水素酸デイ
ツプを含む）によつて除去することもできる。
第10図に示された工程の後、この図の集積回路の製造
は、層間酸化物の層の形成、コンタクトホールのエツ
チ、コンタクトの形成などの公知の工程を実施して終了
する。
は、層間酸化物の層の形成、コンタクトホールのエツ
チ、コンタクトの形成などの公知の工程を実施して終了
する。
本発明の代替実施例では、ポリシリコン材料の第１領
域がNPNトランジスタのエミツタを完全に囲むリングと
なる必要はないことに注意すべきである。代替的には、
ポリシリコン材料の第１領域はエミツタ領域をベース領
域から分離する少なくとも１個の矩形ストリツプ形構造
を含んでいてもよい。また、エミツタ、ベース、コレク
タ領域は矩形ストリツプその他所望の形状でよい。
域がNPNトランジスタのエミツタを完全に囲むリングと
なる必要はないことに注意すべきである。代替的には、
ポリシリコン材料の第１領域はエミツタ領域をベース領
域から分離する少なくとも１個の矩形ストリツプ形構造
を含んでいてもよい。また、エミツタ、ベース、コレク
タ領域は矩形ストリツプその他所望の形状でよい。
本発明の１つの利点は、CMOS,FAMOS構造が集積回路装
置上に製造される同じ工程でそこにNPNトランジスタを
形成できることである。したがつて、本発明はCMOS,FAM
OS構造を形成するのに既に必要となつている以上の特別
のパターン形成（マスク形成）工程を付加しなくとも集
積回路装置上にNPNトランジスタを形成できる。
置上に製造される同じ工程でそこにNPNトランジスタを
形成できることである。したがつて、本発明はCMOS,FAM
OS構造を形成するのに既に必要となつている以上の特別
のパターン形成（マスク形成）工程を付加しなくとも集
積回路装置上にNPNトランジスタを形成できる。
インプラントの各工程では、種々の異なつる材料を用
いることができる。Ｎ型材料インプラントに対しては、
リン，砒素などを用いることができる。Ｐ型材料インプ
ラントに用いることができる材料には、ボロン（ホウ
素）、BF2などがある。
いることができる。Ｎ型材料インプラントに対しては、
リン，砒素などを用いることができる。Ｐ型材料インプ
ラントに用いることができる材料には、ボロン（ホウ
素）、BF2などがある。
本発明は、NMOS,PMOS,FAMOS構造のいずれかまたは全
部があつてもなくともNPNトランジスタを製造すること
によつて実施できることに注意すべきである。
部があつてもなくともNPNトランジスタを製造すること
によつて実施できることに注意すべきである。
本発明はまた、CMOS構造の製造に有用な方法によつて
製造された新規なNPNトランジスタを含む。本発明はさ
らに、CMOS,FAMOS構造と組合せた新規な構造のNPNトラ
ンジスタを有する新規な集積回路装置を含む。
製造された新規なNPNトランジスタを含む。本発明はさ
らに、CMOS,FAMOS構造と組合せた新規な構造のNPNトラ
ンジスタを有する新規な集積回路装置を含む。
本発明は、大容量負荷を駆動するのに高駆動性能をも
つたドライバが必要となるセンスアンプ回路設計におい
て特に有利である。このような回路では、本発明のNPN
バイポーラトランジスタを導入することによつて回路速
度が大きく増大できる。
つたドライバが必要となるセンスアンプ回路設計におい
て特に有利である。このような回路では、本発明のNPN
バイポーラトランジスタを導入することによつて回路速
度が大きく増大できる。
本発明は好適実施例に関して説明したけれども、添付
特許請求の範囲に指定されるように本発明の範囲内で多
くの修正、変更が可能である。
特許請求の範囲に指定されるように本発明の範囲内で多
くの修正、変更が可能である。
以上の説明に関して更に以下の項を開示する。
（１）． 母体の第１導電型の第１領域上に形成された
NPNバイポーラトランジスタであつて、 第１導電型とは反対の導電型である第２導電型を有す
る材料の第２領域を前記第１領域の所定の領域に形成す
る工程、 前記第２領域の所定部上にポリシリコン材料のマスク
層を形成してそのマスク層の下にある第２領域の前記所
定部のドーピングを防止する工程、 ポリシリコン材料の前記マスク層の選択部をエツチし
てポリシリコンの選択部を除去し、そのポリシリコンが
そこから除去されている前記第２領域の一部の上にある
エミツタ領域を含むドーパント露出領域を前記母体上に
形成する工程、 前記エミツタ領域が第１導電型をもつよう前記エミツ
タ領域をドープし、同時にポリシリコンの下にある前記
第２領域の残りの部分をこのドープからマスクする工
程、および 前記第２領域の所定部を第２導電型のドーパントでド
ープしてNPNトランジスタ用のベース領域を形成する工
程、 を含む方法によつて形成された前記NPNバイポーラトラ
ンジスタ。
NPNバイポーラトランジスタであつて、 第１導電型とは反対の導電型である第２導電型を有す
る材料の第２領域を前記第１領域の所定の領域に形成す
る工程、 前記第２領域の所定部上にポリシリコン材料のマスク
層を形成してそのマスク層の下にある第２領域の前記所
定部のドーピングを防止する工程、 ポリシリコン材料の前記マスク層の選択部をエツチし
てポリシリコンの選択部を除去し、そのポリシリコンが
そこから除去されている前記第２領域の一部の上にある
エミツタ領域を含むドーパント露出領域を前記母体上に
形成する工程、 前記エミツタ領域が第１導電型をもつよう前記エミツ
タ領域をドープし、同時にポリシリコンの下にある前記
第２領域の残りの部分をこのドープからマスクする工
程、および 前記第２領域の所定部を第２導電型のドーパントでド
ープしてNPNトランジスタ用のベース領域を形成する工
程、 を含む方法によつて形成された前記NPNバイポーラトラ
ンジスタ。
（２） 第（１）項に記載のNPNトランジスタであつ
て、前記方法は、 ポリシリコン材料の前記層の上に層間酸化物材料の層
を形成する工程、および 前記コレクタ領域と前記ベース領域の間にフイールド
酸化構造物を形成する工程 を含む前記NPNトランジスタ。
て、前記方法は、 ポリシリコン材料の前記層の上に層間酸化物材料の層
を形成する工程、および 前記コレクタ領域と前記ベース領域の間にフイールド
酸化構造物を形成する工程 を含む前記NPNトランジスタ。
（３） 第（２）項に記載のNPNトランジスタであつ
て、前記第１導電型材料はＮ型材料であり、前記第２導
電型材料はＰ型材料である、前記NPNトランジスタ。
て、前記第１導電型材料はＮ型材料であり、前記第２導
電型材料はＰ型材料である、前記NPNトランジスタ。
（４） 第（１）項に記載のNPNトランジスタであつ
て、前記ポリシリコン層は、前記NPNトランジスタの前
記ベース領域を形成する前記ドーピングの間に、セルフ
アラインインプラントマスクとして働らく、前記NPNト
ランジスタ。
て、前記ポリシリコン層は、前記NPNトランジスタの前
記ベース領域を形成する前記ドーピングの間に、セルフ
アラインインプラントマスクとして働らく、前記NPNト
ランジスタ。
（５） 第（３）項に記載のNPNトランジスタであつ
て、前記ポリシリコン層は、前記NPNトランジスタの前
記ベース領域を形成する前記ドーピングの間に、セルフ
アラインインプラントマスクとして働らく、前記NPNト
ランジスタ。
て、前記ポリシリコン層は、前記NPNトランジスタの前
記ベース領域を形成する前記ドーピングの間に、セルフ
アラインインプラントマスクとして働らく、前記NPNト
ランジスタ。
（６） 第（１）項に記載のNPNトランジスタであつ
て、マスク層を形成する工程はポリシリコン層を形成す
る以前に第２領域の所定部上にドーパント抵抗層を形成
することである、前記NPNトランジスタ。
て、マスク層を形成する工程はポリシリコン層を形成す
る以前に第２領域の所定部上にドーパント抵抗層を形成
することである、前記NPNトランジスタ。
（７） 第（６）項に記載のNPNトランジスタであつ
て、前記ドーパント層を形成する工程は酸化物を形成す
ることを含む、前記NPNトランジスタ。
て、前記ドーパント層を形成する工程は酸化物を形成す
ることを含む、前記NPNトランジスタ。
（８） 基板のＰ型材料の第１領域上に形成されたNPN
バイポーラトランジスタであつて、 前記基板のＰ型材料の第１領域にＮ型井戸を形成する
工程、 前記Ｎ型井戸上の基板上に少なくとも１個のフイール
ド酸化物領域を形成して前記NPNトランジスタのベース
領域からコレクタ領域を分離する工程、 前記NPNバイポーラトランジスタのベース領域となる
前記Ｎ型井戸の所定領域にＰ型材料をインプラントする
工程、 Ｐ型材料がインプラントされた前記所定領域の少なく
とも一部の上にポリシリコン材料のインプラント抵抗層
を形成する工程、 前記ポリシリコン材料層を通つてエミツタ開口をエツ
チする工程、 エミツタ開口を通して装置にＮ型材料をインプラント
してNPNトランジスタのエミツタ領域を形成し、同時に
前記ポリシリコン材料層の下にある前記所定領域の残り
の領域のこのようなインプラントからシールドする工
程、 NPNトランジスタのコレクタ領域にＮ型材料をインプ
ラントする工程、および NPNトランジスタのベース領域にＰ型材料をインプラ
ントする工程、 を含む方法によつて形成された前記NPNトランジスタ。
バイポーラトランジスタであつて、 前記基板のＰ型材料の第１領域にＮ型井戸を形成する
工程、 前記Ｎ型井戸上の基板上に少なくとも１個のフイール
ド酸化物領域を形成して前記NPNトランジスタのベース
領域からコレクタ領域を分離する工程、 前記NPNバイポーラトランジスタのベース領域となる
前記Ｎ型井戸の所定領域にＰ型材料をインプラントする
工程、 Ｐ型材料がインプラントされた前記所定領域の少なく
とも一部の上にポリシリコン材料のインプラント抵抗層
を形成する工程、 前記ポリシリコン材料層を通つてエミツタ開口をエツ
チする工程、 エミツタ開口を通して装置にＮ型材料をインプラント
してNPNトランジスタのエミツタ領域を形成し、同時に
前記ポリシリコン材料層の下にある前記所定領域の残り
の領域のこのようなインプラントからシールドする工
程、 NPNトランジスタのコレクタ領域にＮ型材料をインプ
ラントする工程、および NPNトランジスタのベース領域にＰ型材料をインプラ
ントする工程、 を含む方法によつて形成された前記NPNトランジスタ。
（９） 第（８）項に記載のNPNトランジスタであつ
て、前記インプラント抵抗層を形成する工程は、ポリシ
リコン層を形成する以前に、Ｐ型材料がインプラントさ
れた前記所定領域上に酸化物層を形成することを含む、
前記NPNトランジスタ。
て、前記インプラント抵抗層を形成する工程は、ポリシ
リコン層を形成する以前に、Ｐ型材料がインプラントさ
れた前記所定領域上に酸化物層を形成することを含む、
前記NPNトランジスタ。
（10） 第（８）項に記載のNPNトランジスタであつ
て、NPNトランジスタのベース領域にＰ型材料をインプ
ラントする工程において、前記ポリシリコン材料層はセ
ルフアラインインプラントマスクとして働らく、前記NP
Nトランジスタ。
て、NPNトランジスタのベース領域にＰ型材料をインプ
ラントする工程において、前記ポリシリコン材料層はセ
ルフアラインインプラントマスクとして働らく、前記NP
Nトランジスタ。
（11） 第（10）項に記載のNPNトランジスタであつ
て、さらに前記方法は前記ポリシリコン材料層上に層間
酸化物材料層を形成する工程を含む、前記NPNトランジ
スタ。
て、さらに前記方法は前記ポリシリコン材料層上に層間
酸化物材料層を形成する工程を含む、前記NPNトランジ
スタ。
（12） 第（11）項に記載のNPNトランジスタであつ
て、さらに前記方法は前記エミツタ開口の内側表面に側
壁酸化物材料層を形成する工程を含む、前記NPNトラン
ジスタ。
て、さらに前記方法は前記エミツタ開口の内側表面に側
壁酸化物材料層を形成する工程を含む、前記NPNトラン
ジスタ。
（13） 第（12）項に記載のNPNトランジスタであつ
て、前記方法はNPNトランジスタのコレクタ、ベース、
エミツタ領域上に高導電性表面を形成する工程をさらに
含む、前記NPNトランジスタ。
て、前記方法はNPNトランジスタのコレクタ、ベース、
エミツタ領域上に高導電性表面を形成する工程をさらに
含む、前記NPNトランジスタ。
（14） 母体上に、浮遊ゲートアバランシエ金属酸化物
半導体（FAMOS）構造、NPNバイポーラトランジスタ、Ｎ
チヤンネル電界効果トランジスタ（NMOS）およびＰチヤ
ンネル電界効果トランジスタ（PMOS）を有する半導体装
置であつて、 前記母体上のＰ型材料の領域に、PMOS、NPN構造の形
成個所に対応するＮ型材料のリソーバを同一の工程で形
成する工程、 FAMOS構造のスレツシヨルド電圧調整インプラントとな
るＰ型材料の少なくとも１つの領域およびNPNトランジ
スタのベース層となる前記NPNトランジスタの前記Ｎ型
材料リソーバ上の前記Ｐ型材料の少なくとも１つの領域
の前記母体上に同一の工程で形成する工程、 MOSトランジスタのゲートとして用いられ、またNPNト
ランジスタのＰ型材料の前記ベース層の各部で整列した
領域で上部層からのインプラントの通過を防ぐ酸化物層
を形成する工程、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域を前記母体上に同一の工程で形成する
工程、 前記第１ポリシリコン層の各領域上に層間酸化物層を
同一の工程で形成する工程、 前記母体上にポリシリコン材料の第２の層を形成する
工程、 ポリシリコン材料の第１、第２の層を通つてエミツタ
開口をエツチしNPNトランジスタのエミツタの位置を露
出すること、およびFAMOS構造のポリシリコン材料の第
１、第２の層を通してエツチングを行ない、FAMOS構造
のスタツクゲート構造を形成し、それによつてFAMOS構
造のソース、ドレインの位置を露出することを同一の工
程で実施する工程、 ポリシリコン材料の第１、第２の層を通して露出され
たFAMOS構造のソース、ドレインの位置にＮ型材料をイ
ンプラントすること、およびポリシリコン材料の第１、
第２の層を通して露出されたNPNトランジスタのエミツ
タの位置にＮ型材料をインプラントすることを同一の工
程で実施する工程、 ポリシリコン材料の第２の層上で母体上に第１のホト
レジスト層を形成する工程、 前記第１のホトレジスト層をパターン形成して、NPN
トランジスタのエミツタ開口上、FAMOSのソース、ドレ
イン、スタツクゲート領域上、およびNMOS、PMOS構造の
ゲートとなる第２ポリシリコン層の所定領域上にホトレ
ジスト保護領域を形成する工程、 第２ポリシリコン材料層をエツチしてNMOS、PMOS構造
のゲートを形成する工程、 NPNトランジスタのコレクタ領域、およびNMOS構造の
ソース領域、ドレイン領域となる母体の各領域にＮ型材
料を同一の工程でインプラントする工程、および NPNトランジスタのベース領域、およびPMOS構造のソ
ース領域、ドレイン領域となる母体の各領域にＰ型材料
を同一の工程でインプラントし、それによつてNPNトラ
ンジスタのベース領域を形成する前記Ｐ型材料のインプ
ラントの間に、前記ベース層に整列した第１ポリシリコ
ン領域がセルルアラインインプラントマスクとして働
く、工程 を含む方法によつて製造された前記半導体装置。
半導体（FAMOS）構造、NPNバイポーラトランジスタ、Ｎ
チヤンネル電界効果トランジスタ（NMOS）およびＰチヤ
ンネル電界効果トランジスタ（PMOS）を有する半導体装
置であつて、 前記母体上のＰ型材料の領域に、PMOS、NPN構造の形
成個所に対応するＮ型材料のリソーバを同一の工程で形
成する工程、 FAMOS構造のスレツシヨルド電圧調整インプラントとな
るＰ型材料の少なくとも１つの領域およびNPNトランジ
スタのベース層となる前記NPNトランジスタの前記Ｎ型
材料リソーバ上の前記Ｐ型材料の少なくとも１つの領域
の前記母体上に同一の工程で形成する工程、 MOSトランジスタのゲートとして用いられ、またNPNト
ランジスタのＰ型材料の前記ベース層の各部で整列した
領域で上部層からのインプラントの通過を防ぐ酸化物層
を形成する工程、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域を前記母体上に同一の工程で形成する
工程、 前記第１ポリシリコン層の各領域上に層間酸化物層を
同一の工程で形成する工程、 前記母体上にポリシリコン材料の第２の層を形成する
工程、 ポリシリコン材料の第１、第２の層を通つてエミツタ
開口をエツチしNPNトランジスタのエミツタの位置を露
出すること、およびFAMOS構造のポリシリコン材料の第
１、第２の層を通してエツチングを行ない、FAMOS構造
のスタツクゲート構造を形成し、それによつてFAMOS構
造のソース、ドレインの位置を露出することを同一の工
程で実施する工程、 ポリシリコン材料の第１、第２の層を通して露出され
たFAMOS構造のソース、ドレインの位置にＮ型材料をイ
ンプラントすること、およびポリシリコン材料の第１、
第２の層を通して露出されたNPNトランジスタのエミツ
タの位置にＮ型材料をインプラントすることを同一の工
程で実施する工程、 ポリシリコン材料の第２の層上で母体上に第１のホト
レジスト層を形成する工程、 前記第１のホトレジスト層をパターン形成して、NPN
トランジスタのエミツタ開口上、FAMOSのソース、ドレ
イン、スタツクゲート領域上、およびNMOS、PMOS構造の
ゲートとなる第２ポリシリコン層の所定領域上にホトレ
ジスト保護領域を形成する工程、 第２ポリシリコン材料層をエツチしてNMOS、PMOS構造
のゲートを形成する工程、 NPNトランジスタのコレクタ領域、およびNMOS構造の
ソース領域、ドレイン領域となる母体の各領域にＮ型材
料を同一の工程でインプラントする工程、および NPNトランジスタのベース領域、およびPMOS構造のソ
ース領域、ドレイン領域となる母体の各領域にＰ型材料
を同一の工程でインプラントし、それによつてNPNトラ
ンジスタのベース領域を形成する前記Ｐ型材料のインプ
ラントの間に、前記ベース層に整列した第１ポリシリコ
ン領域がセルルアラインインプラントマスクとして働
く、工程 を含む方法によつて製造された前記半導体装置。
（15） 第（14）項に記載の半導体装置であつて、前記
方法は、NPNトランジスタのコレクタ、ベース、エミツ
タ領域上、NMOS、PMOS、FAMOS構造のソース、ドレイ
ン、ゲート領域上に高導電性表面を同一の工程で形成す
る工程をさらに含む、前記半導体装置。
方法は、NPNトランジスタのコレクタ、ベース、エミツ
タ領域上、NMOS、PMOS、FAMOS構造のソース、ドレイ
ン、ゲート領域上に高導電性表面を同一の工程で形成す
る工程をさらに含む、前記半導体装置。
（16） 浮遊ゲートアバランシエ金属酸化物半導体（FA
MOS）の浮遊ゲート構造およびNPNトランジスタのエミツ
タ構造を母体上に有する半導体装置であつて、 母体のＰ型材料の各領域にＮ型材料リソーバを同一の
工程で形成する工程、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なるＰ型材料の少なくとも１つの領域およびNPNトラン
ジスタのベース層となる前記NPNトランジスタの前記Ｎ
型材料リソーバ上の前記Ｐ型材料の少なくとも１つの領
域を前記母体上に同一の工程で形成する工程、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つのインプ
ラント耐性領域、およびFAMOS構造の位置で前記スレツ
シヨルド電圧調整インプラント領域と整列する第１ポリ
シリコン層の少なくとも１つのインプラント耐性領域を
前記母体上に同一の工程で形成する工程、 前記第１ポリシリコン層の各領域に層間酸化物層を同
一の工程で形成する工程、 前記母体上にポリシリコン材料の第２の層を形成する
工程、 ポリシリコン材料の第１、第２の層を通つてエミツタ
開口をエツチしてNPNトランジスタのエミツタの位置を
露出すること、およびFAMOS構造のポリシリコン材料の
第１、第２の層を通してエツチングを行ない、FAMOS構
造のスタツクゲート構造を形成し、それによつてFAMOS
構造のソース、ドレインの位置を露出することを同一の
工程で実施する工程、および FAMOS構造のソース、ドレインの前記露出位置およびN
PNトランジスタの前記露出位置にＮ型材料を同一の工程
で露出する工程 を含む方法によつて形成された前記半導体装置。
MOS）の浮遊ゲート構造およびNPNトランジスタのエミツ
タ構造を母体上に有する半導体装置であつて、 母体のＰ型材料の各領域にＮ型材料リソーバを同一の
工程で形成する工程、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なるＰ型材料の少なくとも１つの領域およびNPNトラン
ジスタのベース層となる前記NPNトランジスタの前記Ｎ
型材料リソーバ上の前記Ｐ型材料の少なくとも１つの領
域を前記母体上に同一の工程で形成する工程、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つのインプ
ラント耐性領域、およびFAMOS構造の位置で前記スレツ
シヨルド電圧調整インプラント領域と整列する第１ポリ
シリコン層の少なくとも１つのインプラント耐性領域を
前記母体上に同一の工程で形成する工程、 前記第１ポリシリコン層の各領域に層間酸化物層を同
一の工程で形成する工程、 前記母体上にポリシリコン材料の第２の層を形成する
工程、 ポリシリコン材料の第１、第２の層を通つてエミツタ
開口をエツチしてNPNトランジスタのエミツタの位置を
露出すること、およびFAMOS構造のポリシリコン材料の
第１、第２の層を通してエツチングを行ない、FAMOS構
造のスタツクゲート構造を形成し、それによつてFAMOS
構造のソース、ドレインの位置を露出することを同一の
工程で実施する工程、および FAMOS構造のソース、ドレインの前記露出位置およびN
PNトランジスタの前記露出位置にＮ型材料を同一の工程
で露出する工程 を含む方法によつて形成された前記半導体装置。
（17） 第（16）項に記載の半導体装置であつて、前記
インプラント耐性層を形成する工程は、ポリシリコン層
を形成する以前に、NPNトランジスタのＰ型材料の前記
ベースの一部と整列する酸化物層、およびFAMOS構造の
位置で前記スレツシヨルド電圧調整インプラント領域と
整列する少なくとも１つの酸化物領域を同じ工程で形成
する工程を含む、前記半導体装置。
インプラント耐性層を形成する工程は、ポリシリコン層
を形成する以前に、NPNトランジスタのＰ型材料の前記
ベースの一部と整列する酸化物層、およびFAMOS構造の
位置で前記スレツシヨルド電圧調整インプラント領域と
整列する少なくとも１つの酸化物領域を同じ工程で形成
する工程を含む、前記半導体装置。
（18） NPNバイポーラトランジスタであつて、 第１導電型材料の第１の領域を有する基板 第１領域の所定区域上にある、第１導電型と反対導電
型である第２導電型の第２領域、 第２領域の所定部分上にある、ポリシリコン材料のマ
スク層にしてその下にある第２領域の所定の部分のドー
ピングを防ぐマスク層、 前記ポリシリコン層の選択部にある開口にして、その
開口と整列する前記第２領域上にあるエミツタ領域を含
む前記基板上のドーパント露出領域を画定する前記開
口、 第１導電型となるようにドープされた前記エミツタ領
域、 ポリシリコンの下にある第２領域の残りの部分を上記
エミツタトーピングからシールドする前記ポリシリコン
マスク層、 第１導電型のドーパントでドープされNPNトランジス
タのコレクタ領域となる前記第１領域の選択部、および 第２導電型のドーパントでドープされNPNトランジス
タのベース領域となる前記第２領域の選択部 を含む前記NPNバイポーラトランジスタ。
型である第２導電型の第２領域、 第２領域の所定部分上にある、ポリシリコン材料のマ
スク層にしてその下にある第２領域の所定の部分のドー
ピングを防ぐマスク層、 前記ポリシリコン層の選択部にある開口にして、その
開口と整列する前記第２領域上にあるエミツタ領域を含
む前記基板上のドーパント露出領域を画定する前記開
口、 第１導電型となるようにドープされた前記エミツタ領
域、 ポリシリコンの下にある第２領域の残りの部分を上記
エミツタトーピングからシールドする前記ポリシリコン
マスク層、 第１導電型のドーパントでドープされNPNトランジス
タのコレクタ領域となる前記第１領域の選択部、および 第２導電型のドーパントでドープされNPNトランジス
タのベース領域となる前記第２領域の選択部 を含む前記NPNバイポーラトランジスタ。
（19） 基板のＰ型材料の第１領域にあるNPNトランジ
スタであつて、 その第１領域内にあるＮ型井戸、 前記Ｎ型井戸上で前記基板上にある少なくとも１つの
フイールド酸化物でNPNトランジスタのベース領域から
コレクタ領域を分離するフイールド酸化物、 NPNバイポーラトランジスタのベース領域となる前記
Ｎ型井戸の所定領域にインプラントされたＰ型材料、 Ｐ型材料がインプラントされた前記所定領域の少なく
とも一部の上にあるポリシリコン材料のインプラント耐
性層、 前記ポリシリコン材料層を貫通するエミツタ開口、 NPNトランジスタのエミツタ領域を形成する、エミツ
タ開口を通して装置にインプラントされたＮ型材料およ
びこのインプラントからシールドされた前記ポリシリコ
ン材料の下にある前記エミツタ領域の残りの部分、 NPNトランジスタのコレクタ領域にインプラントされ
たＮ型材料、および NPNトランジスタのベース領域にインプラントされた
Ｐ型材料、 を含む前記NPNバイポーラトランジスタ。
スタであつて、 その第１領域内にあるＮ型井戸、 前記Ｎ型井戸上で前記基板上にある少なくとも１つの
フイールド酸化物でNPNトランジスタのベース領域から
コレクタ領域を分離するフイールド酸化物、 NPNバイポーラトランジスタのベース領域となる前記
Ｎ型井戸の所定領域にインプラントされたＰ型材料、 Ｐ型材料がインプラントされた前記所定領域の少なく
とも一部の上にあるポリシリコン材料のインプラント耐
性層、 前記ポリシリコン材料層を貫通するエミツタ開口、 NPNトランジスタのエミツタ領域を形成する、エミツ
タ開口を通して装置にインプラントされたＮ型材料およ
びこのインプラントからシールドされた前記ポリシリコ
ン材料の下にある前記エミツタ領域の残りの部分、 NPNトランジスタのコレクタ領域にインプラントされ
たＮ型材料、および NPNトランジスタのベース領域にインプラントされた
Ｐ型材料、 を含む前記NPNバイポーラトランジスタ。
（20） 浮遊ゲートアバランシエ酸化物半導体（FAMO
S）構造、NPNバイポーラトランジスタ、Ｎチヤンネル電
界効果トランジスタ（NMOS）、およびＰチヤンネル電界
効果トランジスタ（PMOS）を母体上に有する半導体装置
であつて、 前記母体のＰ型材料区域のPMOS、NPN構造の形成装置
に対応するＮ型材料リソーバ、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なる少なくとも１つのＰ型材料領域およびNPNトランジ
スタのベース層となるNPNトランジスタの前記Ｎ型材料
リソーバ上に形成された少なくとも１つのＰ型材料領域
からなる母体上のＰ型材料領域、 MOSトランジスタのゲートとして用いられ、またNPNト
ランジスタのＰ型材料の前記ベース層の各部で整列した
領域で上部層からのインプラントの通過を防ぐ酸化物
層、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域からなる前記母体上の領域、 前記第１のポリシリコン層の各領域に形成された層間
酸化物層、 前記母体上の第２のポリシリコン層 ポリシリコン材料の第１、第２の層を貫通するエミツ
タ開口であつて、NPNトランジスタのエミツタの位置を
画定し、またFAMOS構造のポリシリコン材料の第１、第
２の層を貫通しFAMOS構造のスタツクゲート構造を形成
し、それによつてFAMOS構造のソース、ドレイン位置を
画定する前記エミツタ開口、 ポリシリコン材料の第１、第２の層を通つて露出され
たFAMOS構造のソース、ドレインの位置にインプラント
されたＮ型材料、およびポリシリコン材料の第１、第２
の層を通つて露出されたNPNトランジスタの前記エミツ
タの位置にインプラントされたＮ型材料、 NPNトランジスタのコレクタ領域、およびNMOS構造の
ソース、ドレイン領域となる母体の各領域にインプラン
トされたＮ型材料、および NPNトランジスタのベース領域、およびNMOS構造のソ
ース、ドレイン領域となる母体の各領域にインプラント
されたＰ型材料、および NPNトランジスタのベース領域およびPMOS構造のソー
ス、ドレイン領域となる母体の各領域にインプラントさ
れたＰ型材料、 を含む前記半導体装置。
S）構造、NPNバイポーラトランジスタ、Ｎチヤンネル電
界効果トランジスタ（NMOS）、およびＰチヤンネル電界
効果トランジスタ（PMOS）を母体上に有する半導体装置
であつて、 前記母体のＰ型材料区域のPMOS、NPN構造の形成装置
に対応するＮ型材料リソーバ、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なる少なくとも１つのＰ型材料領域およびNPNトランジ
スタのベース層となるNPNトランジスタの前記Ｎ型材料
リソーバ上に形成された少なくとも１つのＰ型材料領域
からなる母体上のＰ型材料領域、 MOSトランジスタのゲートとして用いられ、またNPNト
ランジスタのＰ型材料の前記ベース層の各部で整列した
領域で上部層からのインプラントの通過を防ぐ酸化物
層、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域からなる前記母体上の領域、 前記第１のポリシリコン層の各領域に形成された層間
酸化物層、 前記母体上の第２のポリシリコン層 ポリシリコン材料の第１、第２の層を貫通するエミツ
タ開口であつて、NPNトランジスタのエミツタの位置を
画定し、またFAMOS構造のポリシリコン材料の第１、第
２の層を貫通しFAMOS構造のスタツクゲート構造を形成
し、それによつてFAMOS構造のソース、ドレイン位置を
画定する前記エミツタ開口、 ポリシリコン材料の第１、第２の層を通つて露出され
たFAMOS構造のソース、ドレインの位置にインプラント
されたＮ型材料、およびポリシリコン材料の第１、第２
の層を通つて露出されたNPNトランジスタの前記エミツ
タの位置にインプラントされたＮ型材料、 NPNトランジスタのコレクタ領域、およびNMOS構造の
ソース、ドレイン領域となる母体の各領域にインプラン
トされたＮ型材料、および NPNトランジスタのベース領域、およびNMOS構造のソ
ース、ドレイン領域となる母体の各領域にインプラント
されたＰ型材料、および NPNトランジスタのベース領域およびPMOS構造のソー
ス、ドレイン領域となる母体の各領域にインプラントさ
れたＰ型材料、 を含む前記半導体装置。
（21） 浮遊ゲートアバランシエ金属酸化物半導体（FA
MOS）用の浮遊ゲート構造およびNPNトランジスタ用のエ
ミツタ構造を母体上に有する半導体装置であつて、 母体のＰ型材料の区域にあるＮ型材料リソーバ、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なる少なくとも１つのＰ型材料領域およびNPNトランジ
スタのベース層となる前記NPNトランジスタの前記Ｎ型
材料リソーバ上に形成された少なくとも１つのＰ型材料
領域からなる母体上のＰ型材料領域、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域からなる前記母体上のインプラント耐
性領域、 前記第１ポリシリコン層の各領域に形成された層間酸
化物層、 前記母体上の第２ポリシリコン層、 ポリシリコン材料の第１、第２の層を貫通し、NPNト
ランジスタのエミツタの位置を露出するエミツタ開口、
およびFAMOS構造のポリシリコン材料の第１、第２の層
を貫通しFAMOS構造のスタツクゲート構造を形成し、そ
れによつてFAMOS構造のソース、ドレイン位置を露出す
る別の開口、および FAMOS構造のソース、ドレインの前記露出位置およびN
PNトランジスタの前記露出エミツタにインプラントされ
たＮ型材料 を含む前記半導体装置。
MOS）用の浮遊ゲート構造およびNPNトランジスタ用のエ
ミツタ構造を母体上に有する半導体装置であつて、 母体のＰ型材料の区域にあるＮ型材料リソーバ、 FAMOS構造のスレツシヨルド電圧調整インプラントと
なる少なくとも１つのＰ型材料領域およびNPNトランジ
スタのベース層となる前記NPNトランジスタの前記Ｎ型
材料リソーバ上に形成された少なくとも１つのＰ型材料
領域からなる母体上のＰ型材料領域、 NPNトランジスタのＰ型材料の前記ベース層の一部に
整列した第１ポリシリコン層の少なくとも１つの領域、
およびFAMOS構造の位置で前記スレツシヨルド電圧調整
インプラント領域と整列する第１ポリシリコン層の少な
くとも１つの領域からなる前記母体上のインプラント耐
性領域、 前記第１ポリシリコン層の各領域に形成された層間酸
化物層、 前記母体上の第２ポリシリコン層、 ポリシリコン材料の第１、第２の層を貫通し、NPNト
ランジスタのエミツタの位置を露出するエミツタ開口、
およびFAMOS構造のポリシリコン材料の第１、第２の層
を貫通しFAMOS構造のスタツクゲート構造を形成し、そ
れによつてFAMOS構造のソース、ドレイン位置を露出す
る別の開口、および FAMOS構造のソース、ドレインの前記露出位置およびN
PNトランジスタの前記露出エミツタにインプラントされ
たＮ型材料 を含む前記半導体装置。
（22） 第（21）項に記載の半導体装置であつて、前記
インプラント耐性層は酸化物層を含む装置。
インプラント耐性層は酸化物層を含む装置。
本発明は、集積回路装置上にダブルポリシリコンCMOS
/FAMOS装置と同時に新規な設計のNPNバイポーラトラン
ジスタを製造する方法およびその製造物を提供する。NP
Nトランジスタ、PMOS装置用のＮ型井戸14,16は同時に形
成する。Ｐ型材料をインプラントしてFAMOS構造の電圧
調整インプラント層19およびNPNバイポーラトランジス
タのベース層18を同一の工程で形成する。FAMOS構造の
浮遊ゲート構造36を形成する工程では、ポリシリコン領
域34もNPNトランジスタ位置に形成する。このポリシリ
コン領域34はNPNトランジスタのベース領域88のインプ
ラント中のセルフアラインインプラントマスクとして働
く。Ｎ型材料をインプラントしてFAMOSトランジスタの
ソース、ドレイン領域66およびNPNトランジスタのエミ
ツタ領域64を同一の工程で形成する。Ｎ型材料を同一の
工程でNMOSトランジスタのソース、ドレイン領域86およ
びNPNトランジスタのコレクタ領域85にインプラントす
る。Ｐ型材料を同一の工程でPMOSトランジスタのソー
ス、ドレイン領域90およびNPNトランジスタのベース領
域88にインプラントする。
/FAMOS装置と同時に新規な設計のNPNバイポーラトラン
ジスタを製造する方法およびその製造物を提供する。NP
Nトランジスタ、PMOS装置用のＮ型井戸14,16は同時に形
成する。Ｐ型材料をインプラントしてFAMOS構造の電圧
調整インプラント層19およびNPNバイポーラトランジス
タのベース層18を同一の工程で形成する。FAMOS構造の
浮遊ゲート構造36を形成する工程では、ポリシリコン領
域34もNPNトランジスタ位置に形成する。このポリシリ
コン領域34はNPNトランジスタのベース領域88のインプ
ラント中のセルフアラインインプラントマスクとして働
く。Ｎ型材料をインプラントしてFAMOSトランジスタの
ソース、ドレイン領域66およびNPNトランジスタのエミ
ツタ領域64を同一の工程で形成する。Ｎ型材料を同一の
工程でNMOSトランジスタのソース、ドレイン領域86およ
びNPNトランジスタのコレクタ領域85にインプラントす
る。Ｐ型材料を同一の工程でPMOSトランジスタのソー
ス、ドレイン領域90およびNPNトランジスタのベース領
域88にインプラントする。
第１図は第10図の集積回路の初期の製造段階における側
断面図で、NPNトランジスタ、PMOS装置用にＰ型基板に
Ｎ型井戸を形成する工程を示す。 第２図は第１図の集積回路装置の側断面図で、本発明の
一実施例により、フイールド酸化物構造が基板上に形成
され、Ｐ型材料がNPNトランジスタのベース領域に、か
つFAMOS装置のスレツシヨルド電圧インプラントとして
インプラントされている様子を示す。 第３図は本発明の一実施例による第２図の集積回路装置
の側断面図で、装置上に形成された第１ポリシリコン層
の各領域とともに、装置に形成されたゲート酸化物、層
間酸化物、側壁酸化物の各領域を示す。 第４図は本発明の一実施例による第３図の集積回路装置
の側断面図で、装置表面上に形成された第２ポリシリコ
ン材料の層を示す。 第５図は第４図の集積回路装置の側断面図で、本発明の
一実施例により、エツチしてNPNバイポーラトランジス
タのエミツタ開口、FAMOSのスタツクゲート構造が形成
され、またNPNトランジスタのエミツタ領域およびFAMOS
のソース、ドレイン領域がＮ型材料でインプラントされ
ている様子を示す。 第６図は本発明の一実施例による第５図の集積回路装置
の側断面図で、ホトレジスト層が装置上に形成、パター
ン形成されNPNトランジスタおよびFAMOS構造を保護し、
NMOS、PMOS構造のゲートを画定する様子を示す。 第７図は本発明の一実施例による第６図の集積回路装置
の側断面図で、ポリシリコン材料の第２の層がエツチさ
れてNMOS、PMOS構造のゲートが形成され、またホトレジ
スト層が除去されている様子を示す。 第８図は本発明の一実施例による第７図の集積回路装置
の側断面図で、Ｎ型材料がNPNトランジスタのコレクタ
領域およびNMOS構造のソース、ドレイン領域にインプラ
ントされている様子を示す。 第９図は本発明の一実施例による第８図の集積回路装置
の側断面図で、Ｐ型材料がNPNトランジスタのベース領
域およびPMOS構造のソース、ドレイン領域にインプラン
トされている様子を示す。 第10図は本発明の一実施例による第９図の集積回路の側
断面図で、高導電性表面がNPNトランジスタのコレク
タ、ベース、エミツタ領域に、およびNMOS、PMOS、FAMO
S構造のソース、ドレイン、ゲート領域に形成されてい
る様子を示す。 10……半導体装置;12……Ｐ型基板;14,16……Ｎ型井戸;
18……NPNトランジスタのベース領域:19……FAMOSトラ
ンジスタ構造のスレツシヨルド電圧調整インプラント;2
0,22,24,26,28,30,32……フイールド酸化物構造、33…
…ゲート酸化物材料層;34……第１ポリシリコンの第１
領域;36……第１ポリシリコンの第２領域;38……層間酸
化物層:40……二酸化シリコン層:42……窒化シリコン
層;44……側壁酸化物領域;46……層間酸化物層;48……
二酸化シリコン層;50……窒化シリコン層、52……側壁
酸化物領域;54……第２ポリシリコン層、60……NPNトラ
ンジスタ用のエミツタ開口、62……ソース、ドレイン区
域;64……エミツタ領域;66……ソース、ドレイン領域;6
8……エミツタ開口保護用プラグ;70,72,74……保護領
域;76……NMOSのゲート構造、78……PMOSのゲート構造;
80,82,83……側壁酸化物領域、84……ホトレジスト層;8
5……NPNトランジスタのコレクタ領域、86……NMOSのソ
ース、ドレイン領域;87……ホトレジスト層;88……NPN
トランジスタのベース領域;90……PMOSのソース、ドレ
イン領域、92……高導電性表面。
断面図で、NPNトランジスタ、PMOS装置用にＰ型基板に
Ｎ型井戸を形成する工程を示す。 第２図は第１図の集積回路装置の側断面図で、本発明の
一実施例により、フイールド酸化物構造が基板上に形成
され、Ｐ型材料がNPNトランジスタのベース領域に、か
つFAMOS装置のスレツシヨルド電圧インプラントとして
インプラントされている様子を示す。 第３図は本発明の一実施例による第２図の集積回路装置
の側断面図で、装置上に形成された第１ポリシリコン層
の各領域とともに、装置に形成されたゲート酸化物、層
間酸化物、側壁酸化物の各領域を示す。 第４図は本発明の一実施例による第３図の集積回路装置
の側断面図で、装置表面上に形成された第２ポリシリコ
ン材料の層を示す。 第５図は第４図の集積回路装置の側断面図で、本発明の
一実施例により、エツチしてNPNバイポーラトランジス
タのエミツタ開口、FAMOSのスタツクゲート構造が形成
され、またNPNトランジスタのエミツタ領域およびFAMOS
のソース、ドレイン領域がＮ型材料でインプラントされ
ている様子を示す。 第６図は本発明の一実施例による第５図の集積回路装置
の側断面図で、ホトレジスト層が装置上に形成、パター
ン形成されNPNトランジスタおよびFAMOS構造を保護し、
NMOS、PMOS構造のゲートを画定する様子を示す。 第７図は本発明の一実施例による第６図の集積回路装置
の側断面図で、ポリシリコン材料の第２の層がエツチさ
れてNMOS、PMOS構造のゲートが形成され、またホトレジ
スト層が除去されている様子を示す。 第８図は本発明の一実施例による第７図の集積回路装置
の側断面図で、Ｎ型材料がNPNトランジスタのコレクタ
領域およびNMOS構造のソース、ドレイン領域にインプラ
ントされている様子を示す。 第９図は本発明の一実施例による第８図の集積回路装置
の側断面図で、Ｐ型材料がNPNトランジスタのベース領
域およびPMOS構造のソース、ドレイン領域にインプラン
トされている様子を示す。 第10図は本発明の一実施例による第９図の集積回路の側
断面図で、高導電性表面がNPNトランジスタのコレク
タ、ベース、エミツタ領域に、およびNMOS、PMOS、FAMO
S構造のソース、ドレイン、ゲート領域に形成されてい
る様子を示す。 10……半導体装置;12……Ｐ型基板;14,16……Ｎ型井戸;
18……NPNトランジスタのベース領域:19……FAMOSトラ
ンジスタ構造のスレツシヨルド電圧調整インプラント;2
0,22,24,26,28,30,32……フイールド酸化物構造、33…
…ゲート酸化物材料層;34……第１ポリシリコンの第１
領域;36……第１ポリシリコンの第２領域;38……層間酸
化物層:40……二酸化シリコン層:42……窒化シリコン
層;44……側壁酸化物領域;46……層間酸化物層;48……
二酸化シリコン層;50……窒化シリコン層、52……側壁
酸化物領域;54……第２ポリシリコン層、60……NPNトラ
ンジスタ用のエミツタ開口、62……ソース、ドレイン区
域;64……エミツタ領域;66……ソース、ドレイン領域;6
8……エミツタ開口保護用プラグ;70,72,74……保護領
域;76……NMOSのゲート構造、78……PMOSのゲート構造;
80,82,83……側壁酸化物領域、84……ホトレジスト層;8
5……NPNトランジスタのコレクタ領域、86……NMOSのソ
ース、ドレイン領域;87……ホトレジスト層;88……NPN
トランジスタのベース領域;90……PMOSのソース、ドレ
イン領域、92……高導電性表面。
Claims (1)
- 【請求項１】母体の第１導電型の第１領域上に形成され
たNPNバイポーラトランジスタの形成方法であって、 第１導電型とは反対の導電型である第２導電型を有する
材料の第２領域を前記第１領域の所定の領域に形成する
工程、 前記第２領域の所定部上にポリシリコン材料のマスク層
を形成してそのマスク層の下にある第２領域の前記所定
部のドーピングを防止する工程、 ポリシリコン材料の前記マスク層の選択部をエッチング
してポリシリコンの選択部を除去し、同時にそのポリシ
リコンがそこから除去されている前記第２領域の一部の
上にあるエミッタ領域とベース領域を含むドーパント露
出領域を前記母体に形成する工程、 前記エミッタ領域が第１導電型をもつように前記エミッ
タ領域をドープし、同時にポリシリコンの下にある前記
第２領域の残りの部分をこのドープからマスクする工
程、 前記第１領域の所定部を第１導電型のドーパントでドー
プしてNPNトランジスタ用のコレクタ領域を形成する工
程、および 前記第２領域の所定部を第２導電型のドーパントでドー
プしてNPNトランジスタ用のベース領域を形成し、同時
にポリシリコンの下にある前記第２領域の残りの部分を
このドープからマスクする工程 からなることを特徴とする前記NPNバイポーラトランジ
スタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/057,586 US4784966A (en) | 1987-06-02 | 1987-06-02 | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| US057586 | 1987-06-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6480063A JPS6480063A (en) | 1989-03-24 |
| JP2719351B2 true JP2719351B2 (ja) | 1998-02-25 |
Family
ID=22011522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135396A Expired - Fee Related JP2719351B2 (ja) | 1987-06-02 | 1988-06-01 | Ｎｐｎバイポーラトランジスタの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4784966A (ja) |
| JP (1) | JP2719351B2 (ja) |
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| JPS61214568A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体装置の製造方法 |
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1988
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| JPS6480063A (en) | 1989-03-24 |
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