JP3506025B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP3506025B2 JP3506025B2 JP35534698A JP35534698A JP3506025B2 JP 3506025 B2 JP3506025 B2 JP 3506025B2 JP 35534698 A JP35534698 A JP 35534698A JP 35534698 A JP35534698 A JP 35534698A JP 3506025 B2 JP3506025 B2 JP 3506025B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- memory cell
- boundary
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 39
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 65
- 230000000694 effects Effects 0.000 description 37
- 230000015572 biosynthetic process Effects 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000002513 implantation Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】半導体記
憶装置は、メモリセル領域と周辺回路領域とを備えてい
る。メモリセル領域は、周辺回路領域に比べて、形成さ
れる素子が微細で、素子数も多い。半導体記憶装置の製
造時、上記密度の違いにより、周辺回路領域との境界に
あるメモリセルは、光の近接効果やローディング効果の
影響を受ける。これにより、不良メモリセルになること
がある。
憶装置は、メモリセル領域と周辺回路領域とを備えてい
る。メモリセル領域は、周辺回路領域に比べて、形成さ
れる素子が微細で、素子数も多い。半導体記憶装置の製
造時、上記密度の違いにより、周辺回路領域との境界に
あるメモリセルは、光の近接効果やローディング効果の
影響を受ける。これにより、不良メモリセルになること
がある。
【０００３】本発明は、かかる従来の課題を解決するた
めになされたものである。本発明の目的は、近接効果や
ローディング効果の影響を受けにくい構造をした半導体
記憶装置及びその製造方法を提供することである。
めになされたものである。本発明の目的は、近接効果や
ローディング効果の影響を受けにくい構造をした半導体
記憶装置及びその製造方法を提供することである。
【０００４】
【課題を解決するための手段】（１）本発明に係る半導
体記憶装置は、半導体基板の主表面に、周辺回路が形成
される周辺回路領域及びメモリセルが形成されるメモリ
セル領域を有する半導体記憶装置であって、前記周辺回
路領域に形成された第１のウェルと、前記メモリセル領
域に形成され、前記第１のウェルより深さが小さい第１
の導電型の第２のウェルと、前記メモリセル領域に形成
され、前記第２のウェルと接触し、かつ前記第２のウェ
ルと同じ深さの第２の導電型の第３のウェルと、前記メ
モリセル領域に形成された素子分離構造と、を備え、前
記第２及び第３のウェルは、前記素子分離構造より下の
位置まで形成されており、さらに、前記周辺回路領域と
前記メモリセル領域との境界部に位置する境界領域と、
前記メモリセルと同様の密度で前記境界領域に形成さ
れ、前記メモリセルの電界効果トランジスタと同じ層に
あり、かつ素子として機能しない、ダミー素子と、を備
え、前記第１のウェルは、前記境界領域と接触し、かつ
前記メモリセル領域と接触せず、前記第１のウェルはｎ
型ウェルとｐ型ウェルとを備えるツインウェルであり、
前記第２及び第３のウェルは、前記境界領域にも形成さ
れており、前記第２及び第３のウェルのうちｐ型の方
と、前記第１のウェルのｐ型ウェルとの間に、前記第１
のウェルのｎ型ウェルが位置している。
体記憶装置は、半導体基板の主表面に、周辺回路が形成
される周辺回路領域及びメモリセルが形成されるメモリ
セル領域を有する半導体記憶装置であって、前記周辺回
路領域に形成された第１のウェルと、前記メモリセル領
域に形成され、前記第１のウェルより深さが小さい第１
の導電型の第２のウェルと、前記メモリセル領域に形成
され、前記第２のウェルと接触し、かつ前記第２のウェ
ルと同じ深さの第２の導電型の第３のウェルと、前記メ
モリセル領域に形成された素子分離構造と、を備え、前
記第２及び第３のウェルは、前記素子分離構造より下の
位置まで形成されており、さらに、前記周辺回路領域と
前記メモリセル領域との境界部に位置する境界領域と、
前記メモリセルと同様の密度で前記境界領域に形成さ
れ、前記メモリセルの電界効果トランジスタと同じ層に
あり、かつ素子として機能しない、ダミー素子と、を備
え、前記第１のウェルは、前記境界領域と接触し、かつ
前記メモリセル領域と接触せず、前記第１のウェルはｎ
型ウェルとｐ型ウェルとを備えるツインウェルであり、
前記第２及び第３のウェルは、前記境界領域にも形成さ
れており、前記第２及び第３のウェルのうちｐ型の方
と、前記第１のウェルのｐ型ウェルとの間に、前記第１
のウェルのｎ型ウェルが位置している。
【０００５】本発明に係る半導体記憶装置は、第１のウ
ェルを境界領域と接触し、かつメモリセル領域と接触し
ないように形成すること、及び境界領域にダミー素子を
形成することを特徴とする。これにより、周辺回路領域
の素子の密度とメモリセル領域の素子の密度との相違が
原因による近接効果やローディング効果で、メモリセル
が不良メモリセルとなるのを防止できる。つまり、素子
として機能しないダミー素子が、第１のウェル形成時に
発生する近接効果やローディング効果によるレジストパ
ターンのずれやくずれの影響を受けるようにし、これに
より、メモリセル領域のトランジスタ等の素子が近接効
果やローディング効果の影響を受けるのを防ぐのであ
る。
ェルを境界領域と接触し、かつメモリセル領域と接触し
ないように形成すること、及び境界領域にダミー素子を
形成することを特徴とする。これにより、周辺回路領域
の素子の密度とメモリセル領域の素子の密度との相違が
原因による近接効果やローディング効果で、メモリセル
が不良メモリセルとなるのを防止できる。つまり、素子
として機能しないダミー素子が、第１のウェル形成時に
発生する近接効果やローディング効果によるレジストパ
ターンのずれやくずれの影響を受けるようにし、これに
より、メモリセル領域のトランジスタ等の素子が近接効
果やローディング効果の影響を受けるのを防ぐのであ
る。
【０００６】メモリセルと同様の密度とは、近接効果や
ローディング効果によるメモリセルの不良化の防止を達
成できる密度という意味である。よって、メモリセルの
密度と完全に同一でもよいし、上記効果が達成できる密
度の相違も含まれる。メモリセルと同様の密度の態様と
しては、ダミー素子とメモリセルとが同様なパターン
（ウェルの幅、ウェルのスペース、ゲート長、ゲート
幅、活性領域面積、ゲート電極間距離が同じ）をしてい
る態様がある。
ローディング効果によるメモリセルの不良化の防止を達
成できる密度という意味である。よって、メモリセルの
密度と完全に同一でもよいし、上記効果が達成できる密
度の相違も含まれる。メモリセルと同様の密度の態様と
しては、ダミー素子とメモリセルとが同様なパターン
（ウェルの幅、ウェルのスペース、ゲート長、ゲート
幅、活性領域面積、ゲート電極間距離が同じ）をしてい
る態様がある。
【０００７】なお、第２のウェルの深さと第３のウェル
の深さとが同じとは、深さに違いがあってもトランジス
タどうしの性能のアンバランスが生じることがないのな
ら、その深さの違いも含まれる。以下に説明する「第２
のウェルの深さと第３のウェルの深さとが同じ」も、こ
の意味である。また、素子分離構造とは、例えばＬＯＣ
ＯＳ酸化膜、セミリセスＬＯＣＯＳ酸化膜又はシャロー
トレンチ（深さ０.４〜０.８μｍ）を意味する。以下に
説明する素子分離構造も、この意味である。本発明に係
る半導体記憶装置において、境界領域の長さは、メモリ
セルで１.５セル分〜３セル分であるのが好ましい。境
界領域の長さが１.５セル分より小さいと、境界領域に
第２及び第３のウェルを形成した場合、境界領域のウェ
ルのパターンの寸法が、メモリセル領域のウェルのパタ
ーンの寸法（ライン幅、スペース）未満となる。これに
より、メモリセル領域のウェルのピッチと境界領域のウ
ェルのピッチとに差が生じる。この結果、メモリセル領
域のウェルのパターンの加工精度が低下するのである。
の深さとが同じとは、深さに違いがあってもトランジス
タどうしの性能のアンバランスが生じることがないのな
ら、その深さの違いも含まれる。以下に説明する「第２
のウェルの深さと第３のウェルの深さとが同じ」も、こ
の意味である。また、素子分離構造とは、例えばＬＯＣ
ＯＳ酸化膜、セミリセスＬＯＣＯＳ酸化膜又はシャロー
トレンチ（深さ０.４〜０.８μｍ）を意味する。以下に
説明する素子分離構造も、この意味である。本発明に係
る半導体記憶装置において、境界領域の長さは、メモリ
セルで１.５セル分〜３セル分であるのが好ましい。境
界領域の長さが１.５セル分より小さいと、境界領域に
第２及び第３のウェルを形成した場合、境界領域のウェ
ルのパターンの寸法が、メモリセル領域のウェルのパタ
ーンの寸法（ライン幅、スペース）未満となる。これに
より、メモリセル領域のウェルのピッチと境界領域のウ
ェルのピッチとに差が生じる。この結果、メモリセル領
域のウェルのパターンの加工精度が低下するのである。
【０００８】なお、ＳＲＡＭセルのようにメモリセル領
域内のウェルの切り替わりが狭ピッチで連続する方向と
平行に配置される境界領域の長さは、１.５セル分以上
である必要はない。第１のウェル形成時の近接効果を吸
収できる寸法以上であればよい。
域内のウェルの切り替わりが狭ピッチで連続する方向と
平行に配置される境界領域の長さは、１.５セル分以上
である必要はない。第１のウェル形成時の近接効果を吸
収できる寸法以上であればよい。
【０００９】境界領域の長さを３セル分以下としたの
は、境界領域の長さが３セル分より大きいと、半導体記
憶装置の面積増大の原因となるからである。
は、境界領域の長さが３セル分より大きいと、半導体記
憶装置の面積増大の原因となるからである。
【００１０】本発明に係る半導体記憶装置において、境
界領域にウェルコンタクト領域を有するのが好ましい。
ウェルコンタクト領域を通してメモリセルのウェルに電
位が供給される。境界領域がウェルコンタクト領域を兼
ねることにより、半導体記憶装置の小型化を図ることが
できる。
界領域にウェルコンタクト領域を有するのが好ましい。
ウェルコンタクト領域を通してメモリセルのウェルに電
位が供給される。境界領域がウェルコンタクト領域を兼
ねることにより、半導体記憶装置の小型化を図ることが
できる。
【００１１】本発明に係る半導体記憶装置において、第
１のウェルはｎ型ウェルとｐ型ウェルとを備えるツイン
ウェルであり、第２及び第３のウェルは、境界領域にも
形成されており、第２又は第３のウェルのうちｐ型の方
と、第１のウェルのｐ型ウェルとの間に、第１のウェル
のｎ型ウェルが位置しているのが好ましい。
１のウェルはｎ型ウェルとｐ型ウェルとを備えるツイン
ウェルであり、第２及び第３のウェルは、境界領域にも
形成されており、第２又は第３のウェルのうちｐ型の方
と、第１のウェルのｐ型ウェルとの間に、第１のウェル
のｎ型ウェルが位置しているのが好ましい。
【００１２】基板電流は、ラッチアップの原因となる。
ｐ型のウェル（ｎチャネルトランジスタ形成領域）を流
れる基板電流は、ｎ型のウェル（ｐチャネルトランジス
タ形成領域）を流れる基板電流に比べて、大きい。そし
て、ウェルピッチが小さいメモリセル領域及び境界領域
は、ラッチアップマージンが小さい。境界領域のｐ型の
ウェルと第１のウェルのｐ型ウェルとの間に、第１のウ
ェルのｎ型ウェルが位置していると、境界領域のｐ型の
ウェルと第１のウェルのｐ型ウェルとを分離することが
できる。これにより、第１のウェルのｐ型ウェルから境
界領域のｐ型のウェルへの基板電流の流れ込みを防ぎ、
ラッチアップ耐量を向上できる。
ｐ型のウェル（ｎチャネルトランジスタ形成領域）を流
れる基板電流は、ｎ型のウェル（ｐチャネルトランジス
タ形成領域）を流れる基板電流に比べて、大きい。そし
て、ウェルピッチが小さいメモリセル領域及び境界領域
は、ラッチアップマージンが小さい。境界領域のｐ型の
ウェルと第１のウェルのｐ型ウェルとの間に、第１のウ
ェルのｎ型ウェルが位置していると、境界領域のｐ型の
ウェルと第１のウェルのｐ型ウェルとを分離することが
できる。これにより、第１のウェルのｐ型ウェルから境
界領域のｐ型のウェルへの基板電流の流れ込みを防ぎ、
ラッチアップ耐量を向上できる。
【００１３】この構造において、半導体基板はｐ型であ
るのが好ましい。この構造だとメモリセル領域のｐ型ウ
ェルどうしが半導体基板を介してつながり、ウェルの抵
抗が下げられる。これにより、メモリセル領域のｎチャ
ネルトランジスタとｐチャネルトランジスタとのうち、
相対的に基板電流の大きいｎチャネルトランジスタの形
成領域の基板電位の上昇を低減できる。
るのが好ましい。この構造だとメモリセル領域のｐ型ウ
ェルどうしが半導体基板を介してつながり、ウェルの抵
抗が下げられる。これにより、メモリセル領域のｎチャ
ネルトランジスタとｐチャネルトランジスタとのうち、
相対的に基板電流の大きいｎチャネルトランジスタの形
成領域の基板電位の上昇を低減できる。
【００１４】本発明に係る半導体記憶装置において、第
１、第２及び第３のウェルはリトログレーデッド（ｒｅ
ｔｒｏｇｒａｄｅｄ）ウェルであるのが好ましい。リト
ログレーデッドウェルとは、熱拡散を用いずに、高エネ
ルギーイオン注入で形成されたウェルのことである。
１、第２及び第３のウェルはリトログレーデッド（ｒｅ
ｔｒｏｇｒａｄｅｄ）ウェルであるのが好ましい。リト
ログレーデッドウェルとは、熱拡散を用いずに、高エネ
ルギーイオン注入で形成されたウェルのことである。
【００１５】本発明に係る半導体記憶装置において、メ
モリセル領域には、ＣＭＯＳ形セルのＳＲＡＭが形成さ
れている。ＣＭＯＳ形セルのＳＲＡＭとは、セルがＣＭ
ＯＳで構成されているＳＲＡＭのことである。
モリセル領域には、ＣＭＯＳ形セルのＳＲＡＭが形成さ
れている。ＣＭＯＳ形セルのＳＲＡＭとは、セルがＣＭ
ＯＳで構成されているＳＲＡＭのことである。
【００１６】本発明において、第２及び３のウェルの深
さは、０.５μｍ〜１.２μｍであるのが好ましい。第２
及び３のウェルの深さが０.５μｍより小さいと、素子
分離構造の深さがウェルの深さより大きくなる。このた
めウェル電位を固定するためのウェルコンタクト領域を
如何にして形成するのかというという問題が生じる。第
２及び３のウェルの深さが１.２μｍより大きいと、素
子分離構造の下で第２のウェルと第３のウェルとの重な
りが大きくなるという問題が生じるからである。
さは、０.５μｍ〜１.２μｍであるのが好ましい。第２
及び３のウェルの深さが０.５μｍより小さいと、素子
分離構造の深さがウェルの深さより大きくなる。このた
めウェル電位を固定するためのウェルコンタクト領域を
如何にして形成するのかというという問題が生じる。第
２及び３のウェルの深さが１.２μｍより大きいと、素
子分離構造の下で第２のウェルと第３のウェルとの重な
りが大きくなるという問題が生じるからである。
【００１７】（２）半導体基板の主表面に周辺回路領域
と、メモリセル領域と、前記周辺回路領域と前記メモリ
セル領域との境界部に位置する境界領域と、を有する半
導体記憶装置の製造方法であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記周辺回路領域のみに不純物をイオン注入し
て、前記境界領域と接触し、かつ前記メモリセル領域と
接触しない第１のウェルを形成する工程と、 （ｃ）前記メモリセル領域に不純物をイオン注入して、
前記第１のウェルより深さが小さく、かつ前記素子分離
構造より下の位置まで形成された第１の導電型の第２の
ウェルを形成する工程と、 （ｄ）前記メモリセル領域に不純物をイオン注入して、
前記第２のウェルと深さが同じで、かつ前記素子分離構
造より下の位置で前記第２のウェルと隣り合わせとなる
ように第２の導電型の第３のウェルを形成する工程と、 （ｅ）前記メモリセル領域に電界効果トランジスタを形
成する工程と、を備え、前記工程（ｅ）は、前記境界領
域に、前記メモリセルと同様の密度で、かつ素子として
機能しないダミー素子を形成する工程を含み、前記工程
（ｂ）は、ｎ型ウェルとｐ型ウェルとを備えるツインウ
ェルを、前記ｎ型ウェルが前記境界領域側に位置するよ
うに形成する工程を含み、前記工程（ｃ）は、前記境界
領域にも前記第２のウェルを形成する工程を含み、前記
工程（ｄ）は、前記境界領域にも前記第３のウェルを形
成する工程を含み、前記境界領域の前記第２のウェル及
び前記第３のウェルのうち、ｐ型の方が前記周辺回路領
域側に位置するように形成する。
と、メモリセル領域と、前記周辺回路領域と前記メモリ
セル領域との境界部に位置する境界領域と、を有する半
導体記憶装置の製造方法であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記周辺回路領域のみに不純物をイオン注入し
て、前記境界領域と接触し、かつ前記メモリセル領域と
接触しない第１のウェルを形成する工程と、 （ｃ）前記メモリセル領域に不純物をイオン注入して、
前記第１のウェルより深さが小さく、かつ前記素子分離
構造より下の位置まで形成された第１の導電型の第２の
ウェルを形成する工程と、 （ｄ）前記メモリセル領域に不純物をイオン注入して、
前記第２のウェルと深さが同じで、かつ前記素子分離構
造より下の位置で前記第２のウェルと隣り合わせとなる
ように第２の導電型の第３のウェルを形成する工程と、 （ｅ）前記メモリセル領域に電界効果トランジスタを形
成する工程と、を備え、前記工程（ｅ）は、前記境界領
域に、前記メモリセルと同様の密度で、かつ素子として
機能しないダミー素子を形成する工程を含み、前記工程
（ｂ）は、ｎ型ウェルとｐ型ウェルとを備えるツインウ
ェルを、前記ｎ型ウェルが前記境界領域側に位置するよ
うに形成する工程を含み、前記工程（ｃ）は、前記境界
領域にも前記第２のウェルを形成する工程を含み、前記
工程（ｄ）は、前記境界領域にも前記第３のウェルを形
成する工程を含み、前記境界領域の前記第２のウェル及
び前記第３のウェルのうち、ｐ型の方が前記周辺回路領
域側に位置するように形成する。
【００１８】本発明に係る半導体記憶装置の製造方法
は、ダミー素子を備えた半導体記憶装置の製造方法であ
る。
は、ダミー素子を備えた半導体記憶装置の製造方法であ
る。
【００１９】本発明に係る半導体記憶装置の製造方法に
おいて、工程（ｂ）は、ｎ型ウェルとｐ型ウェルとを備
えるツインウェルを、ｎ型ウェルが境界領域側に位置す
るように形成する工程を含み、工程（ｃ）は、境界領域
にも第２のウェルを形成する工程を含み、工程（ｄ）
は、境界領域にも第３のウェルを形成する工程を含み、
境界領域の第２又は第３のウェルのうち、ｐ型の方が周
辺回路領域側に位置するように形成する、のが好まし
い。
おいて、工程（ｂ）は、ｎ型ウェルとｐ型ウェルとを備
えるツインウェルを、ｎ型ウェルが境界領域側に位置す
るように形成する工程を含み、工程（ｃ）は、境界領域
にも第２のウェルを形成する工程を含み、工程（ｄ）
は、境界領域にも第３のウェルを形成する工程を含み、
境界領域の第２又は第３のウェルのうち、ｐ型の方が周
辺回路領域側に位置するように形成する、のが好まし
い。
【００２０】この態様は、第１のウェルのｎ型ウェル
が、第１のウェルのｐ型ウェルと境界領域のｐ型ウェル
との間に位置する構造の製造方法である。
が、第１のウェルのｐ型ウェルと境界領域のｐ型ウェル
との間に位置する構造の製造方法である。
【００２１】なお、工程（ｂ）のレジストパターンは、
ポジレジスト、ネガレジストのいずれも用いることがで
きる。また、工程（ｃ）、（ｄ）のレジストパターン
は、ポジレジスト、ネガレジストのいずれも用いること
ができるが、ポジレジストが好ましい。レジストパター
ンの端部の垂直制御性及び寸法制御性が優れているから
である。
ポジレジスト、ネガレジストのいずれも用いることがで
きる。また、工程（ｃ）、（ｄ）のレジストパターン
は、ポジレジスト、ネガレジストのいずれも用いること
ができるが、ポジレジストが好ましい。レジストパター
ンの端部の垂直制御性及び寸法制御性が優れているから
である。
【００２２】
【発明の実施の形態】［構造の説明］図１は、本発明に
係る半導体記憶装置の一実施の形態の断面図である。こ
の半導体記憶装置は、ＳＲＡＭである。図１に示すよう
に、半導体基板の一例であるｐ型のシリコン基板１０の
主表面は、メモリセル領域１２、境界領域１３及び周辺
回路領域１４とに分けられている。
係る半導体記憶装置の一実施の形態の断面図である。こ
の半導体記憶装置は、ＳＲＡＭである。図１に示すよう
に、半導体基板の一例であるｐ型のシリコン基板１０の
主表面は、メモリセル領域１２、境界領域１３及び周辺
回路領域１４とに分けられている。
【００２３】メモリセル領域１２には、ｐウェル１６及
びその隣にｎウェル１８が形成されている。ｐウェル１
６とｎウェル１８とは、同じ深さである。ｐウェル１６
及びｎウェル１８は、リトログレーデッドウェルであ
る。ｐウェル１６とｎウェル１８との境界において、こ
れらのウェルは重なり合っている。この境界上には、セ
ミリセスＬＯＣＯＳ酸化膜２０が形成されている。
びその隣にｎウェル１８が形成されている。ｐウェル１
６とｎウェル１８とは、同じ深さである。ｐウェル１６
及びｎウェル１８は、リトログレーデッドウェルであ
る。ｐウェル１６とｎウェル１８との境界において、こ
れらのウェルは重なり合っている。この境界上には、セ
ミリセスＬＯＣＯＳ酸化膜２０が形成されている。
【００２４】ｐウェル１６には、ｎチャネルトランジス
タ２２が形成されている。ｎチャネルトランジスタ２２
は、ゲート電極２４、ソース２６及びドレイン２８を備
えている。ｎウェル１８には、ｐチャネルトランジスタ
３０が形成されている。ｐチャネルトランジスタ３０
は、ゲート電極３２、ドレイン３４及びソース３６を備
えている。
タ２２が形成されている。ｎチャネルトランジスタ２２
は、ゲート電極２４、ソース２６及びドレイン２８を備
えている。ｎウェル１８には、ｐチャネルトランジスタ
３０が形成されている。ｐチャネルトランジスタ３０
は、ゲート電極３２、ドレイン３４及びソース３６を備
えている。
【００２５】メモリセル領域１２の隣には、境界領域１
３が位置している。メモリセル領域１２のｎウェル１８
は、境界領域１３まで延びている。ｎウェル１８の隣に
は、ｐウェル１９が形成されている。ｐウェル１９は、
ｐウェル１６と深さが同じで同一工程で形成されてい
る。ｐウェル１９は、リトログレーデッドウェルであ
る。ｎウェル１８とｐウェル１９との境界において、こ
れらのウェルは重なり合っている。この境界上には、セ
ミリセスＬＯＣＯＳ酸化膜２１が形成されている。
３が位置している。メモリセル領域１２のｎウェル１８
は、境界領域１３まで延びている。ｎウェル１８の隣に
は、ｐウェル１９が形成されている。ｐウェル１９は、
ｐウェル１６と深さが同じで同一工程で形成されてい
る。ｐウェル１９は、リトログレーデッドウェルであ
る。ｎウェル１８とｐウェル１９との境界において、こ
れらのウェルは重なり合っている。この境界上には、セ
ミリセスＬＯＣＯＳ酸化膜２１が形成されている。
【００２６】また、境界領域１３のｎウェル１８には、
ダミートランジスタ２３が形成されている。ダミートラ
ンジスタ２３は、トランジスタ３０、４８と同時に形成
されたものである。ダミートランジスタ２３は、ソー
ス、ドレイン形成時に形成された不純物領域２５、２７
及びゲート電極形成時に形成されたポリシリコン層２９
を備えている。ダミートランジスタ２３は、ＭＯＳトラ
ンジスタの構造をしているが、ＭＯＳトランジスタとし
ては機能しない。ダミートランジスタ２３は、セミリセ
スＬＯＣＯＳ酸化膜３１によって、メモリセルとして機
能するｐチャネルトランジスタ３０と分離されている。
ダミートランジスタ２３が形成されている。ダミートラ
ンジスタ２３は、トランジスタ３０、４８と同時に形成
されたものである。ダミートランジスタ２３は、ソー
ス、ドレイン形成時に形成された不純物領域２５、２７
及びゲート電極形成時に形成されたポリシリコン層２９
を備えている。ダミートランジスタ２３は、ＭＯＳトラ
ンジスタの構造をしているが、ＭＯＳトランジスタとし
ては機能しない。ダミートランジスタ２３は、セミリセ
スＬＯＣＯＳ酸化膜３１によって、メモリセルとして機
能するｐチャネルトランジスタ３０と分離されている。
【００２７】ｐウェル１９には、ダミートランジスタ３
３が形成されている。ダミートランジスタ３３は、トラ
ンジスタ２２、５６と同時に形成されたものである。ダ
ミートランジスタ３３は、ソース、ドレイン形成時に形
成された不純物領域３７、３９及びゲート電極形成時に
形成されたポリシリコン層３５を備えている。ダミート
ランジスタ３３は、ＭＯＳトランジスタの構造をしてい
るが、ＭＯＳトランジスタとしては機能しない。
３が形成されている。ダミートランジスタ３３は、トラ
ンジスタ２２、５６と同時に形成されたものである。ダ
ミートランジスタ３３は、ソース、ドレイン形成時に形
成された不純物領域３７、３９及びゲート電極形成時に
形成されたポリシリコン層３５を備えている。ダミート
ランジスタ３３は、ＭＯＳトランジスタの構造をしてい
るが、ＭＯＳトランジスタとしては機能しない。
【００２８】また、ｐウェル１９には、ウェルコンタク
ト領域３８が形成されている。ウェルコンタクト領域３
８を通して、ｐウェル１９に電位を供給し、トランジス
タバルク電位を固定する。図示されていないが、ｐウェ
ル１６、４４、ｎウェル１８、４２にもウェルコンタク
ト領域が形成されている。
ト領域３８が形成されている。ウェルコンタクト領域３
８を通して、ｐウェル１９に電位を供給し、トランジス
タバルク電位を固定する。図示されていないが、ｐウェ
ル１６、４４、ｎウェル１８、４２にもウェルコンタク
ト領域が形成されている。
【００２９】ウェルコンタクト領域３８は、セミリセス
ＬＯＣＯＳ酸化膜４０によって、ダミートランジスタ３
３と分離されている。なお、境界領域１３のダミートラ
ンジスタ２３、３３の不純物領域２５、２７、３７、３
９の電位は、フローティングにされている。理由を説明
する。境界領域では、例えばゲート寸法が設計値より細
く加工され、パンチスルーマージンの低いトランジスタ
になっている。よって、不純物領域２５、２７、３７、
３９をフローティングとすることで電流経路を遮断して
いるのである。
ＬＯＣＯＳ酸化膜４０によって、ダミートランジスタ３
３と分離されている。なお、境界領域１３のダミートラ
ンジスタ２３、３３の不純物領域２５、２７、３７、３
９の電位は、フローティングにされている。理由を説明
する。境界領域では、例えばゲート寸法が設計値より細
く加工され、パンチスルーマージンの低いトランジスタ
になっている。よって、不純物領域２５、２７、３７、
３９をフローティングとすることで電流経路を遮断して
いるのである。
【００３０】周辺回路領域１４には、ｎウェル４２及び
その隣にｐウェル４４が形成されている。ｎウェル４
２、ｐウェル４４の深さは、ｎウェル１８、ｐウェル１
６、１９の深さより大きい。ｎウェル４２及びｐウェル
４４は、リトログレーデッドウェルである。ｎウェル４
２とｐウェル４４との境界において、これらのウェルは
重なり合っている。この境界上には、セミリセスＬＯＣ
ＯＳ酸化膜４６が形成されている。
その隣にｐウェル４４が形成されている。ｎウェル４
２、ｐウェル４４の深さは、ｎウェル１８、ｐウェル１
６、１９の深さより大きい。ｎウェル４２及びｐウェル
４４は、リトログレーデッドウェルである。ｎウェル４
２とｐウェル４４との境界において、これらのウェルは
重なり合っている。この境界上には、セミリセスＬＯＣ
ＯＳ酸化膜４６が形成されている。
【００３１】ｎウェル４２には、ｐチャネルトランジス
タ４８が形成されている。ｐチャネルトランジスタ４８
は、ゲート電極５０及びソース／ドレイン５２、５４を
備えている。ｐウェル４４には、ｎチャネルトランジス
タ５６が形成されている。ｎチャネルトランジスタ５６
は、ゲート電極５８及びソース／ドレイン６０、６２を
備えている。なお、６４は、境界領域１３と周辺回路領
域１４とを分離するセミリセスＬＯＣＯＳ酸化膜であ
る。
タ４８が形成されている。ｐチャネルトランジスタ４８
は、ゲート電極５０及びソース／ドレイン５２、５４を
備えている。ｐウェル４４には、ｎチャネルトランジス
タ５６が形成されている。ｎチャネルトランジスタ５６
は、ゲート電極５８及びソース／ドレイン６０、６２を
備えている。なお、６４は、境界領域１３と周辺回路領
域１４とを分離するセミリセスＬＯＣＯＳ酸化膜であ
る。
【００３２】メモリセル領域１２、境界領域１３及び周
辺回路領域１４を覆うように、シリコン基板１０の主表
面には、層間絶縁膜６６が形成されている。層間絶縁膜
６６には、ドレイン２８、３４をそれぞれ露出させるコ
ンタクトホールが設けられている。コンタクトホールに
は、それぞれ、導電材料６８、７０が充填されている。
層間絶縁膜６６上には、配線膜７２が形成されている。
配線膜７２及び導電材料６８、７０によって、ドレイン
２８とドレイン３４とは接続されている。
辺回路領域１４を覆うように、シリコン基板１０の主表
面には、層間絶縁膜６６が形成されている。層間絶縁膜
６６には、ドレイン２８、３４をそれぞれ露出させるコ
ンタクトホールが設けられている。コンタクトホールに
は、それぞれ、導電材料６８、７０が充填されている。
層間絶縁膜６６上には、配線膜７２が形成されている。
配線膜７２及び導電材料６８、７０によって、ドレイン
２８とドレイン３４とは接続されている。
【００３３】層間絶縁膜６６の上には、層間絶縁膜７４
が形成されている。層間絶縁膜７４の上には、複数の配
線膜が形成されている。これらの配線膜を覆うように、
層間絶縁膜７４の上には、層間絶縁膜７６が形成されて
いる。層間絶縁膜７６の上には、ビット線８０が形成さ
れている。層間絶縁膜６６、７４、７６には、それぞれ
コンタクトホールが形成されている。これらのコンタク
トホールには、それぞれ、導電材料８２、８４、８６が
充填されている。ビット線８０は、導電材料８６、パッ
ド層８８、導電材料８４、パッド層９０及び導電材料８
２を介して、ソース２６と接続されている。
が形成されている。層間絶縁膜７４の上には、複数の配
線膜が形成されている。これらの配線膜を覆うように、
層間絶縁膜７４の上には、層間絶縁膜７６が形成されて
いる。層間絶縁膜７６の上には、ビット線８０が形成さ
れている。層間絶縁膜６６、７４、７６には、それぞれ
コンタクトホールが形成されている。これらのコンタク
トホールには、それぞれ、導電材料８２、８４、８６が
充填されている。ビット線８０は、導電材料８６、パッ
ド層８８、導電材料８４、パッド層９０及び導電材料８
２を介して、ソース２６と接続されている。
【００３４】［製造方法の説明］本発明に係る半導体記
憶装置の一実施の形態の製造方法の一例を説明する。ま
ず、図２に示すように、シリコンナイトライド等の耐酸
化防止膜の形成されたシリコン基板１０の主表面に、複
数のトレンチを形成する。そして、これらのトレンチに
ＬＯＣＯＳ法によって酸化膜を形成する。これにより、
厚さ０.２μｍ〜０.７μｍのセミリセスＬＯＣＯＳ酸化
膜２０、２１、３１、４０、４６、６４を完成する。
憶装置の一実施の形態の製造方法の一例を説明する。ま
ず、図２に示すように、シリコンナイトライド等の耐酸
化防止膜の形成されたシリコン基板１０の主表面に、複
数のトレンチを形成する。そして、これらのトレンチに
ＬＯＣＯＳ法によって酸化膜を形成する。これにより、
厚さ０.２μｍ〜０.７μｍのセミリセスＬＯＣＯＳ酸化
膜２０、２１、３１、４０、４６、６４を完成する。
【００３５】次に、図３に示すように、周辺回路領域１
４のｎウェル形成領域が開口するように、厚さ３.０μ
ｍ〜８.０μｍのレジストパターン９２を形成する。こ
こで、セミリセスＬＯＣＯＳ酸化膜６４の上のレジスト
パターン９２には、加工パターンの粗密による近接効果
やローディング効果により、レジストパターンの寸法誤
差（設計値からのずれ）やレジストくずれが発生する。
４のｎウェル形成領域が開口するように、厚さ３.０μ
ｍ〜８.０μｍのレジストパターン９２を形成する。こ
こで、セミリセスＬＯＣＯＳ酸化膜６４の上のレジスト
パターン９２には、加工パターンの粗密による近接効果
やローディング効果により、レジストパターンの寸法誤
差（設計値からのずれ）やレジストくずれが発生する。
【００３６】レジストパターン９２をマスクとして、シ
リコン基板１０にリンを注入し、ウェル抵抗を下げるた
めの低抵抗層９４を形成する。打ち込みエネルギーは５
００ＫｅＶ〜３ＭｅＶであり、ドーズ量は５Ｅ１２〜５
Ｅ１３である。
リコン基板１０にリンを注入し、ウェル抵抗を下げるた
めの低抵抗層９４を形成する。打ち込みエネルギーは５
００ＫｅＶ〜３ＭｅＶであり、ドーズ量は５Ｅ１２〜５
Ｅ１３である。
【００３７】図４に示すように、周辺回路領域１４のｐ
ウェル形成領域が開口するように、厚さ３.０μｍ〜８.
０μｍのレジストパターン９６を形成する。ここで、セ
ミリセスＬＯＣＯＳ酸化膜４６の上のレジストパターン
９６には、加工パターンの粗密による近接効果やローデ
ィング効果により、レジストパターンの寸法誤差（設計
値からのずれ）やレジストくずれが発生する。
ウェル形成領域が開口するように、厚さ３.０μｍ〜８.
０μｍのレジストパターン９６を形成する。ここで、セ
ミリセスＬＯＣＯＳ酸化膜４６の上のレジストパターン
９６には、加工パターンの粗密による近接効果やローデ
ィング効果により、レジストパターンの寸法誤差（設計
値からのずれ）やレジストくずれが発生する。
【００３８】レジストパターン９６をマスクとして、シ
リコン基板１０にボロンを注入し、ウェル抵抗を下げる
ための低抵抗層９８を形成する。打ち込みエネルギーは
３００ＫｅＶ〜２ＭｅＶであり、ドーズ量は５Ｅ１２〜
５Ｅ１３である。
リコン基板１０にボロンを注入し、ウェル抵抗を下げる
ための低抵抗層９８を形成する。打ち込みエネルギーは
３００ＫｅＶ〜２ＭｅＶであり、ドーズ量は５Ｅ１２〜
５Ｅ１３である。
【００３９】図５に示すように、メモリセル領域１２、
境界領域１３及び周辺回路領域１４のｎウェル形成領域
が開口するように、厚さ１.２μｍ〜２.５μｍのレジス
トパターン１００を形成する。
境界領域１３及び周辺回路領域１４のｎウェル形成領域
が開口するように、厚さ１.２μｍ〜２.５μｍのレジス
トパターン１００を形成する。
【００４０】ここで、レジストパターン１００のうち、
セミリセスＬＯＣＯＳ酸化膜４６、６４の上の部分に
は、加工パターンの粗密による近接効果やローディング
効果により、レジストパターンの寸法誤差（設計値から
のずれ）やレジストくずれが発生する。なぜなら、メモ
リセル領域１２及び境界領域１３のレジストパターン
は、ピッチが狭いのに対し、周辺回路領域１４のレジス
トパターンは、ピッチが広い。セミリセスＬＯＣＯＳ酸
化膜４６、６４はその境界に位置する。よって、レジス
トパターン１００のうちセミリセスＬＯＣＯＳ酸化膜４
６、６４上に位置する部分が、近接効果やローディング
効果の影響を受けるのである。
セミリセスＬＯＣＯＳ酸化膜４６、６４の上の部分に
は、加工パターンの粗密による近接効果やローディング
効果により、レジストパターンの寸法誤差（設計値から
のずれ）やレジストくずれが発生する。なぜなら、メモ
リセル領域１２及び境界領域１３のレジストパターン
は、ピッチが狭いのに対し、周辺回路領域１４のレジス
トパターンは、ピッチが広い。セミリセスＬＯＣＯＳ酸
化膜４６、６４はその境界に位置する。よって、レジス
トパターン１００のうちセミリセスＬＯＣＯＳ酸化膜４
６、６４上に位置する部分が、近接効果やローディング
効果の影響を受けるのである。
【００４１】レジストパターン１００をマスクとして、
シリコン基板１０にリンを注入し、まずチャネルカット
層１０２、１０３、１０４を形成する。セミリセスＬＯ
ＣＯＳ酸化膜下で寄生ＭＯＳトランジスタ動作を防ぐた
めである。打ち込みエネルギーは２００ＫｅＶ〜５００
ＫｅＶであり、ドーズ量は３Ｅ１２〜２Ｅ１３である。
シリコン基板１０にリンを注入し、まずチャネルカット
層１０２、１０３、１０４を形成する。セミリセスＬＯ
ＣＯＳ酸化膜下で寄生ＭＯＳトランジスタ動作を防ぐた
めである。打ち込みエネルギーは２００ＫｅＶ〜５００
ＫｅＶであり、ドーズ量は３Ｅ１２〜２Ｅ１３である。
【００４２】次に、レジストパターン１００をマスクと
して、シリコン基板１０にリンを注入し、パンチスルー
ストッパ層１０６、１０７、１０８を形成する。トラン
ジスタの短チャネル効果を抑えるためである。打ち込み
エネルギーは１００ＫｅＶ〜２００ＫｅＶであり、ドー
ズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスルー
ストッパ層１０６、１０７、１０８は、ヒ素を用いても
形成することができる。その際の打ち込みエネルギーは
１５０ＫｅＶ〜３００ＫｅＶであり、ドーズ量は２Ｅ１
２〜１Ｅ１３である。
して、シリコン基板１０にリンを注入し、パンチスルー
ストッパ層１０６、１０７、１０８を形成する。トラン
ジスタの短チャネル効果を抑えるためである。打ち込み
エネルギーは１００ＫｅＶ〜２００ＫｅＶであり、ドー
ズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスルー
ストッパ層１０６、１０７、１０８は、ヒ素を用いても
形成することができる。その際の打ち込みエネルギーは
１５０ＫｅＶ〜３００ＫｅＶであり、ドーズ量は２Ｅ１
２〜１Ｅ１３である。
【００４３】次に、レジストパターン１００をマスクと
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１１０、１１１、１１２を形成する。トランジス
タのＶthを調整するためである。チャネルドープ層１１
０、１１１、１１２は、以下の（ａ）、（ｂ）、（ｃ）
を単独又は組み合わせることにより、形成される。
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１１０、１１１、１１２を形成する。トランジス
タのＶthを調整するためである。チャネルドープ層１１
０、１１１、１１２は、以下の（ａ）、（ｂ）、（ｃ）
を単独又は組み合わせることにより、形成される。
【００４４】（ａ）リン、２０ＫｅＶ〜１００ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００４５】（ｂ）二フッ化ボロン、３０ＫｅＶ〜１０
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
【００４６】（ｃ）ボロン、１０ＫｅＶ〜５０ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００４７】以上の工程により、メモリセル領域１２
に、チャネルカット層１０２、パンチスルーストッパ層
１０６及びチャネルドープ層１１０を含み、かつ境界領
域１３に、チャネルカット層１０３、パンチスルースト
ッパ層１０７及びチャネルドープ層１１１を含むｎウェ
ル１８が完成する。周辺回路領域１４では、低抵抗層９
４、チャネルカット層１０４、パンチスルーストッパ層
１０８及びチャネルドープ層１１２を含むｎウェル４２
が完成する。
に、チャネルカット層１０２、パンチスルーストッパ層
１０６及びチャネルドープ層１１０を含み、かつ境界領
域１３に、チャネルカット層１０３、パンチスルースト
ッパ層１０７及びチャネルドープ層１１１を含むｎウェ
ル１８が完成する。周辺回路領域１４では、低抵抗層９
４、チャネルカット層１０４、パンチスルーストッパ層
１０８及びチャネルドープ層１１２を含むｎウェル４２
が完成する。
【００４８】図６に示すように、メモリセル領域１２、
境界領域１３及び周辺回路領域１４のｐウェル形成領域
が開口するように、厚さ１.２μｍ〜２.５μｍのレジス
トパターン１１４を形成する。ここで、レジストパター
ン１１４のうち、セミリセスＬＯＣＯＳ酸化膜２１、６
４の上の部分には、加工パターンの粗密による近接効果
やローディング効果により、レジストパターンの寸法誤
差（設計値からのずれ）やレジストくずれが発生する。
境界領域１３及び周辺回路領域１４のｐウェル形成領域
が開口するように、厚さ１.２μｍ〜２.５μｍのレジス
トパターン１１４を形成する。ここで、レジストパター
ン１１４のうち、セミリセスＬＯＣＯＳ酸化膜２１、６
４の上の部分には、加工パターンの粗密による近接効果
やローディング効果により、レジストパターンの寸法誤
差（設計値からのずれ）やレジストくずれが発生する。
【００４９】レジストパターン１１４をマスクとして、
シリコン基板１０にボロンを注入し、チャネルカット層
１１６、１１７、１１８を形成する。打ち込みエネルギ
ーは１００ＫｅＶ〜３００ＫｅＶであり、ドーズ量は３
Ｅ１２〜２Ｅ１３である。
シリコン基板１０にボロンを注入し、チャネルカット層
１１６、１１７、１１８を形成する。打ち込みエネルギ
ーは１００ＫｅＶ〜３００ＫｅＶであり、ドーズ量は３
Ｅ１２〜２Ｅ１３である。
【００５０】次に、レジストパターン１１４をマスクと
して、シリコン基板１０にボロンを注入し、パンチスル
ーストッパ層１２０、１２１、１２２を形成する。打ち
込みエネルギーは５０ＫｅＶ〜２００ＫｅＶであり、ド
ーズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスル
ーストッパ層１２０、１２１、１２２は、打ち込みエネ
ルギーによっては、チャネルカット層１１６、１１７、
１１８と重なることになる。この場合は、一回のイオン
注入により、両方の層を兼ねる層を形成することができ
る。
して、シリコン基板１０にボロンを注入し、パンチスル
ーストッパ層１２０、１２１、１２２を形成する。打ち
込みエネルギーは５０ＫｅＶ〜２００ＫｅＶであり、ド
ーズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスル
ーストッパ層１２０、１２１、１２２は、打ち込みエネ
ルギーによっては、チャネルカット層１１６、１１７、
１１８と重なることになる。この場合は、一回のイオン
注入により、両方の層を兼ねる層を形成することができ
る。
【００５１】次に、レジストパターン１１４をマスクと
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１２４、１２５、１２６を形成する。チャネルド
ープ層１２４、１２５、１２６は、以下の（ａ）、
（ｂ）、（ｃ）を単独又は組み合わせることにより、形
成される。
して、シリコン基板１０にイオンを注入し、チャネルド
ープ層１２４、１２５、１２６を形成する。チャネルド
ープ層１２４、１２５、１２６は、以下の（ａ）、
（ｂ）、（ｃ）を単独又は組み合わせることにより、形
成される。
【００５２】（ａ）リン、２０ＫｅＶ〜１００ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００５３】（ｂ）二フッ化ボロン、３０ＫｅＶ〜１５
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
０ＫｅＶ、１Ｅ１２〜１Ｅ１３。
【００５４】（ｃ）ボロン、１０ＫｅＶ〜５０ＫｅＶ、
１Ｅ１２〜１Ｅ１３。
１Ｅ１２〜１Ｅ１３。
【００５５】以上の工程により、メモリセル領域１２で
は、チャネルカット層１１６、パンチスルーストッパ層
１２０及びチャネルドープ層１２４を含むｐウェル１６
が完成する。境界領域１３では、チャネルカット層１１
７、パンチスルーストッパ層１２１及びチャネルドープ
層１２５を含むｐウェル１９が完成する。周辺回路領域
１４では、低抵抗層９８、チャネルカット層１１８、パ
ンチスルーストッパ層１２２及びチャネルドープ層１２
６を含むｐウェル４４が完成する。
は、チャネルカット層１１６、パンチスルーストッパ層
１２０及びチャネルドープ層１２４を含むｐウェル１６
が完成する。境界領域１３では、チャネルカット層１１
７、パンチスルーストッパ層１２１及びチャネルドープ
層１２５を含むｐウェル１９が完成する。周辺回路領域
１４では、低抵抗層９８、チャネルカット層１１８、パ
ンチスルーストッパ層１２２及びチャネルドープ層１２
６を含むｐウェル４４が完成する。
【００５６】図７に示すように、通常のプロセス技術を
用いることにより、ｎチャネルトランジスタ２２、ｐチ
ャネルトランジスタ３０、ダミートランジスタ２３、ダ
ミートランジスタ３３、ｐチャネルトランジスタ４８、
ｎチャネルトランジスタ５６を形成する。なお、ｐウェ
ル１９には、ｐチャネルトランジスタの形成の際に使わ
れたイオン注入により、ウェルコンタクト領域３８が形
成される。
用いることにより、ｎチャネルトランジスタ２２、ｐチ
ャネルトランジスタ３０、ダミートランジスタ２３、ダ
ミートランジスタ３３、ｐチャネルトランジスタ４８、
ｎチャネルトランジスタ５６を形成する。なお、ｐウェ
ル１９には、ｐチャネルトランジスタの形成の際に使わ
れたイオン注入により、ウェルコンタクト領域３８が形
成される。
【００５７】ダミートランジスタ３３、２３は、それぞ
れメモリセル領域１２のｎチャネルトランジスタ２２、
ｐチャネルトランジスタ３０と同様なパターン（ウェル
の幅、ウェルのスペース、ゲート長、ゲート幅、活性領
域面積、ゲート電極間距離が同じ）をしている。これに
より、メモリセル領域１２の素子の密度と境界領域１３
の素子の密度とを同じにしている。
れメモリセル領域１２のｎチャネルトランジスタ２２、
ｐチャネルトランジスタ３０と同様なパターン（ウェル
の幅、ウェルのスペース、ゲート長、ゲート幅、活性領
域面積、ゲート電極間距離が同じ）をしている。これに
より、メモリセル領域１２の素子の密度と境界領域１３
の素子の密度とを同じにしている。
【００５８】図７中、前述のように、近接効果やローデ
ィング効果が原因で、セミリセスＬＯＣＯＳ酸化膜２
１、６４、４６下において、ｐウェル１９、ｎウェル４
２、ｐウェル４４の端部の形成位置にずれが生じてい
る。しかしながら、セミリセスＬＯＣＯＳ酸化膜２１に
よって分離されるダミートランジスタ２３、３３は、境
界領域１３にある。ダミートランジスタ２３、３３の不
純物領域２５、２７、３７、３９は、フローティングで
ある。よって、ｐウェル１９がｎウェル１８に入り込ん
でも、ラッチアップは発生しない。また、セミリセスＬ
ＯＣＯＳ酸化膜６４、４６は周辺回路領域１４にある。
周辺回路領域１４は、一般に面積に余裕がある。したが
って、セミリセスＬＯＣＯＳ酸化膜の分離幅を大きくす
ることで、ラッチアップを回避できる。
ィング効果が原因で、セミリセスＬＯＣＯＳ酸化膜２
１、６４、４６下において、ｐウェル１９、ｎウェル４
２、ｐウェル４４の端部の形成位置にずれが生じてい
る。しかしながら、セミリセスＬＯＣＯＳ酸化膜２１に
よって分離されるダミートランジスタ２３、３３は、境
界領域１３にある。ダミートランジスタ２３、３３の不
純物領域２５、２７、３７、３９は、フローティングで
ある。よって、ｐウェル１９がｎウェル１８に入り込ん
でも、ラッチアップは発生しない。また、セミリセスＬ
ＯＣＯＳ酸化膜６４、４６は周辺回路領域１４にある。
周辺回路領域１４は、一般に面積に余裕がある。したが
って、セミリセスＬＯＣＯＳ酸化膜の分離幅を大きくす
ることで、ラッチアップを回避できる。
【００５９】なお、図７において、チャネルカット層１
０２、１０３、１０４、１１６、１１７、１１８、パン
チスルーストッパー層１０６、１０７、１０８、１２
０、１２１、１２２、チャネルドープ層１１０、１１
１、１１２、１２４、１２５、１２６を表す線の図示は
省略されている。
０２、１０３、１０４、１１６、１１７、１１８、パン
チスルーストッパー層１０６、１０７、１０８、１２
０、１２１、１２２、チャネルドープ層１１０、１１
１、１１２、１２４、１２５、１２６を表す線の図示は
省略されている。
【００６０】そして、通常のプロセス技術を用いること
により、図１に示す構造を完成する。
により、図１に示す構造を完成する。
【００６１】［ウェルの構造の説明］この実施の形態に
係る半導体記憶装置のウェルの構造を、濃度の観点から
説明する。ウェルの形成条件は、後で説明する［効果を
証明する実験の説明］の表１の深いウェルＢ、浅いウェ
ルの欄で示す値である。
係る半導体記憶装置のウェルの構造を、濃度の観点から
説明する。ウェルの形成条件は、後で説明する［効果を
証明する実験の説明］の表１の深いウェルＢ、浅いウェ
ルの欄で示す値である。
【００６２】図１１は、周辺回路領域のｐウェル形成領
域への四度目のイオン注入後のウェル濃度を示してい
る。距離とは、シリコン基板の主表面からのウェルの深
さ方向の長さのことである。また、濃度は、対数で表し
ている。よって、例えば、１７とは、１×１０17個／ｃ
ｍ2である。
域への四度目のイオン注入後のウェル濃度を示してい
る。距離とは、シリコン基板の主表面からのウェルの深
さ方向の長さのことである。また、濃度は、対数で表し
ている。よって、例えば、１７とは、１×１０17個／ｃ
ｍ2である。
【００６３】周辺回路領域では、打ち込みエネルギー及
びドーズ量が異なる四度のイオン注入でｐウェルを形成
している。よって、ウェルの深さ方向に沿って四つの濃
度のピーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）がある。Ｐ1はチャ
ネルドープ層、Ｐ2はパンチスルーストッパ層、Ｐ3はチ
ャネルカット層、Ｐ4はウェル抵抗を下げるための低抵
抗層の位置を示している。以下で説明するグラフの距
離、濃度、ピーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）は、図１１
中のこれらと同じ意味である。
びドーズ量が異なる四度のイオン注入でｐウェルを形成
している。よって、ウェルの深さ方向に沿って四つの濃
度のピーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）がある。Ｐ1はチャ
ネルドープ層、Ｐ2はパンチスルーストッパ層、Ｐ3はチ
ャネルカット層、Ｐ4はウェル抵抗を下げるための低抵
抗層の位置を示している。以下で説明するグラフの距
離、濃度、ピーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）は、図１１
中のこれらと同じ意味である。
【００６４】図１２は、ゲート酸化膜を形成し、ゲート
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示している。ｐウェルは、四つの濃度のピーク
（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）があることが分かる。
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示している。ｐウェルは、四つの濃度のピーク
（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）があることが分かる。
【００６５】図１３は、周辺回路領域のｎウェル形成領
域への四度目のイオン注入後のウェル濃度を示してい
る。周辺回路領域では、打ち込みエネルギー及びドーズ
量が異なる四度のイオン注入でｎウェルを形成してい
る。よって、ウェルの深さ方向に沿って四つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）がある。なお、図１４
は、ゲート酸化膜を形成し、ゲート電極となるポリシリ
コン膜のアニール後に測定したウェル濃度を示してい
る。ｎウェルは、四つの濃度のピーク（Ｐ1、Ｐ2、
Ｐ3、Ｐ4）があることが分かる。
域への四度目のイオン注入後のウェル濃度を示してい
る。周辺回路領域では、打ち込みエネルギー及びドーズ
量が異なる四度のイオン注入でｎウェルを形成してい
る。よって、ウェルの深さ方向に沿って四つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 、Ｐ4）がある。なお、図１４
は、ゲート酸化膜を形成し、ゲート電極となるポリシリ
コン膜のアニール後に測定したウェル濃度を示してい
る。ｎウェルは、四つの濃度のピーク（Ｐ1、Ｐ2、
Ｐ3、Ｐ4）があることが分かる。
【００６６】図１５は、メモリセル領域のｐウェル形成
領域への三度目のイオン注入後のウェル濃度を示してい
る。メモリセル領域では、打ち込みエネルギー及びドー
ズ量が異なる三度のイオン注入でｐウェルを形成してい
る。よって、ウェルの深さ方向に沿って三つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 ）がある。なお、図１６は、ゲー
ト酸化膜を形成し、ゲート電極となるポリシリコン膜の
アニール後に測定したウェル濃度を示している。ｐウェ
ルは、三つの濃度のピーク（Ｐ1、Ｐ2、Ｐ3 ）があるこ
とが分かる。
領域への三度目のイオン注入後のウェル濃度を示してい
る。メモリセル領域では、打ち込みエネルギー及びドー
ズ量が異なる三度のイオン注入でｐウェルを形成してい
る。よって、ウェルの深さ方向に沿って三つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 ）がある。なお、図１６は、ゲー
ト酸化膜を形成し、ゲート電極となるポリシリコン膜の
アニール後に測定したウェル濃度を示している。ｐウェ
ルは、三つの濃度のピーク（Ｐ1、Ｐ2、Ｐ3 ）があるこ
とが分かる。
【００６７】図１７は、メモリセル領域のｎウェル形成
領域への三度目のイオン注入後のウェル濃度を示してい
る。メモリセル領域では、打ち込みエネルギー及びドー
ズ量が異なる三度のイオン注入でｎウェルを形成してい
る。よって、ウェルの深さ方向に沿って三つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 ）がある。なお、図１８は、ゲー
ト酸化膜を形成し、ゲート電極となるポリシリコン膜の
アニール後に測定したウェル濃度を示している。ｎウェ
ルは、三つの濃度のピーク（Ｐ1、Ｐ2、Ｐ3 ）があるこ
とが分かる。
領域への三度目のイオン注入後のウェル濃度を示してい
る。メモリセル領域では、打ち込みエネルギー及びドー
ズ量が異なる三度のイオン注入でｎウェルを形成してい
る。よって、ウェルの深さ方向に沿って三つの濃度のピ
ーク（Ｐ1、Ｐ2、Ｐ3 ）がある。なお、図１８は、ゲー
ト酸化膜を形成し、ゲート電極となるポリシリコン膜の
アニール後に測定したウェル濃度を示している。ｎウェ
ルは、三つの濃度のピーク（Ｐ1、Ｐ2、Ｐ3 ）があるこ
とが分かる。
【００６８】［効果の説明］この実施の形態に係る半導
体記憶装置は、メモリセル領域１２のウェルの深さを、
周辺回路領域１４のウェルの深さに比べて、小さくして
いることを特徴としている。これにより、ラッチアップ
の発生の可能性を低くしながら、メモリセル領域のｎウ
ェルとｐウェルとの間の素子分離構造の長さを縮小して
いる。この理由を説明する。
体記憶装置は、メモリセル領域１２のウェルの深さを、
周辺回路領域１４のウェルの深さに比べて、小さくして
いることを特徴としている。これにより、ラッチアップ
の発生の可能性を低くしながら、メモリセル領域のｎウ
ェルとｐウェルとの間の素子分離構造の長さを縮小して
いる。この理由を説明する。
【００６９】（１）ラッチアップは、寄生ＭＯＳのリー
ク電流もしくは基板電流と、基板抵抗との積が一定値以
上になると発生する。基板抵抗を下げるためには、深い
ウェルを形成する必要がある。レジストパターンの厚さ
とウェルの深さとは、比例している。よって、深いウェ
ルを形成するためには、レジストパターンの厚さを大き
くしなければならない。
ク電流もしくは基板電流と、基板抵抗との積が一定値以
上になると発生する。基板抵抗を下げるためには、深い
ウェルを形成する必要がある。レジストパターンの厚さ
とウェルの深さとは、比例している。よって、深いウェ
ルを形成するためには、レジストパターンの厚さを大き
くしなければならない。
【００７０】しかし、厚いレジストパターンで深いウェ
ルを形成すると、図１に示すように、周辺回路領域１４
において、例えば、セミリセスＬＯＣＯＳ酸化膜４６下
で、ｎウェル４２とｐウェル４４とが大きく重なり合う
ことになる。この理由を図８を用いて説明する。
ルを形成すると、図１に示すように、周辺回路領域１４
において、例えば、セミリセスＬＯＣＯＳ酸化膜４６下
で、ｎウェル４２とｐウェル４４とが大きく重なり合う
ことになる。この理由を図８を用いて説明する。
【００７１】（２）図８は、素子分離構造１３０の上
に、レジストパターン１３２が形成された状態を示して
いる。１３６は、レジスト端部、すなわち、レジストパ
ターン１３２の端部を示している。１３４は、設計上の
レジストパターンを示している。１３８は、レジスト端
部、すなわち、設計上のレジストパターン１３４の端部
を示している。
に、レジストパターン１３２が形成された状態を示して
いる。１３６は、レジスト端部、すなわち、レジストパ
ターン１３２の端部を示している。１３４は、設計上の
レジストパターンを示している。１３８は、レジスト端
部、すなわち、設計上のレジストパターン１３４の端部
を示している。
【００７２】符号ａは、近接効果やローディング効果に
よるレジスト端部の位置の後退距離を示している。符号
ｂは、レジストパターンをベークした際におけるレジス
トの上端部の収縮距離を示している。レジスト端部１３
６の上部は、レジスト端部１３８の上部に比べ、ａ＋ｂ
だけ形成位置が後退していることが分かる。
よるレジスト端部の位置の後退距離を示している。符号
ｂは、レジストパターンをベークした際におけるレジス
トの上端部の収縮距離を示している。レジスト端部１３
６の上部は、レジスト端部１３８の上部に比べ、ａ＋ｂ
だけ形成位置が後退していることが分かる。
【００７３】１４０は、設計上のレジストパターン１３
４をマスクとしてウェルを形成した場合におけるウェル
端部を示している。１４２は、レジストパターン１３２
をマスクとしてウェルを形成した場合におけるウェル端
部を示している。ウェル端部１４２の上部は、ウェル端
部１４０の上部に比べ、レジスト端部１３６の上部の形
成位置が後退した影響を受け、符号ｃで示す距離だけ前
進している。よって、隣のウェルへの入り込みが大きく
なり、重なりが大きくなる。これにより生じる影響を、
図９を用いて説明する。
４をマスクとしてウェルを形成した場合におけるウェル
端部を示している。１４２は、レジストパターン１３２
をマスクとしてウェルを形成した場合におけるウェル端
部を示している。ウェル端部１４２の上部は、ウェル端
部１４０の上部に比べ、レジスト端部１３６の上部の形
成位置が後退した影響を受け、符号ｃで示す距離だけ前
進している。よって、隣のウェルへの入り込みが大きく
なり、重なりが大きくなる。これにより生じる影響を、
図９を用いて説明する。
【００７４】図９に示すように、ｐウェル１５０とｎウ
ェル１５２との重なりが大きいと、ｐ型ソース／ドレイ
ン１５４とｐウェル１５０との距離ｄ及びｎ型ソース／
ドレイン１５６とｎウェル１５２との距離ｅは、ウェル
形成の際のイオンの打ち込みドーズ量により、一方又は
共に短くなる。これらの距離が短くなることにより、例
えば、距離ｅが短くなった場合、ｎ型ソース／ドレイン
１５６からｐウェル１５０を通り、ｎウェル１５２に到
達する寄生ＭＯＳのリーク電流が流れやすくなる。これ
は寄生ＭＯＳの実効チャネル長が短くなることに起因す
る。この寄生ＭＯＳのリーク電流がラッチアップのトリ
ガー電流となることがある。
ェル１５２との重なりが大きいと、ｐ型ソース／ドレイ
ン１５４とｐウェル１５０との距離ｄ及びｎ型ソース／
ドレイン１５６とｎウェル１５２との距離ｅは、ウェル
形成の際のイオンの打ち込みドーズ量により、一方又は
共に短くなる。これらの距離が短くなることにより、例
えば、距離ｅが短くなった場合、ｎ型ソース／ドレイン
１５６からｐウェル１５０を通り、ｎウェル１５２に到
達する寄生ＭＯＳのリーク電流が流れやすくなる。これ
は寄生ＭＯＳの実効チャネル長が短くなることに起因す
る。この寄生ＭＯＳのリーク電流がラッチアップのトリ
ガー電流となることがある。
【００７５】一方、厚さの小さい、例えば、２μｍ以下
のレジストパターンで、ウェルを形成すると、この重な
りを比較的小さくできる。なぜなら、レジストパターン
の端部に、レジスト端部の位置の後退距離ａの発生やレ
ジストの上端部の収縮距離ｂの発生が生じないからであ
る。
のレジストパターンで、ウェルを形成すると、この重な
りを比較的小さくできる。なぜなら、レジストパターン
の端部に、レジスト端部の位置の後退距離ａの発生やレ
ジストの上端部の収縮距離ｂの発生が生じないからであ
る。
【００７６】なお、素子分離構造１５８の長さｆを大き
くすれば、距離ｄ、ｅを短くしないですむ。寸法に余裕
がある周辺回路領域では、素子分離構造１５８の長さｆ
を大きくすることができる。しかし、寸法に余裕がない
メモリセル領域では、素子分離構造１５８の長さｆを大
きくすれば、メモリセルの微細化という要請に反するこ
とになる。
くすれば、距離ｄ、ｅを短くしないですむ。寸法に余裕
がある周辺回路領域では、素子分離構造１５８の長さｆ
を大きくすることができる。しかし、寸法に余裕がない
メモリセル領域では、素子分離構造１５８の長さｆを大
きくすれば、メモリセルの微細化という要請に反するこ
とになる。
【００７７】（３）ところで、周辺回路領域では、チャ
ネル幅が大きく駆動能力の高いトランジスタを配置する
ため基板電流の値が大きい。したがって、ラッチアップ
防止のためには、基板抵抗を下げる必要がある。よっ
て、周辺回路領域では、ウェルの深さを大ききしなけれ
ばならない。一方、メモリセル領域では、メモリセルを
構成するトランジスタのサイズが小さいため、基板電流
の値が小さい。したがって、基板抵抗をそれほど下げな
くても、ラッチアップを防止できる。よって、メモリセ
ル領域では、ウェルの深さを小さくすることができる。
ネル幅が大きく駆動能力の高いトランジスタを配置する
ため基板電流の値が大きい。したがって、ラッチアップ
防止のためには、基板抵抗を下げる必要がある。よっ
て、周辺回路領域では、ウェルの深さを大ききしなけれ
ばならない。一方、メモリセル領域では、メモリセルを
構成するトランジスタのサイズが小さいため、基板電流
の値が小さい。したがって、基板抵抗をそれほど下げな
くても、ラッチアップを防止できる。よって、メモリセ
ル領域では、ウェルの深さを小さくすることができる。
【００７８】以上より、メモリセル領域では、ウェルの
深さを小さくしている。これにより、ｐウェルとｎウェ
ルとの重なりを小さくし、ラッチアップの発生の可能性
を低くしている。
深さを小さくしている。これにより、ｐウェルとｎウェ
ルとの重なりを小さくし、ラッチアップの発生の可能性
を低くしている。
【００７９】［効果を証明する実験の説明］上記効果を
証明するための実験を行った。まず、深いウェル（深さ
２.０μｍ）が形成され、かつセミリセスＬＯＣＯＳ酸
化膜の長さが異なる複数のサンプル及び浅いウェル（深
さ０.８μｍ）が形成され、かつセミリセスＬＯＣＯＳ
酸化膜の長さが異なる複数のサンプルを準備した。ウェ
ル形成条件を、表１に示す。なお、セミリセスＬＯＣＯ
Ｓ酸化膜の膜厚は、０.４μｍである。
証明するための実験を行った。まず、深いウェル（深さ
２.０μｍ）が形成され、かつセミリセスＬＯＣＯＳ酸
化膜の長さが異なる複数のサンプル及び浅いウェル（深
さ０.８μｍ）が形成され、かつセミリセスＬＯＣＯＳ
酸化膜の長さが異なる複数のサンプルを準備した。ウェ
ル形成条件を、表１に示す。なお、セミリセスＬＯＣＯ
Ｓ酸化膜の膜厚は、０.４μｍである。
【００８０】
【表１】
これらのサンプルのリーク電流を測定した。測定条件
は、次の通りである。ｎウェルの電位５Ｖ、ｐウェルの
電位０Ｖ、ｎチャネルトランジスタのソース０Ｖ、ドレ
イン５Ｖ、ｎチャネルトランジスタのゲート５Ｖの条件
下、ｎウェルからｎチャネルトランジスタのソースへ流
れ込む電流を測定した。また、ｎウェルの電位５Ｖ、ｐ
ウェルの電位０Ｖ、ｐチャネルトランジスタのソース５
Ｖ、ドレイン０Ｖ、ｐチャネルトランジスタのゲート０
Ｖの条件下、ｐウェルからｐチャネルトランジスタのソ
ースへ流れ込む電流を測定した。
は、次の通りである。ｎウェルの電位５Ｖ、ｐウェルの
電位０Ｖ、ｎチャネルトランジスタのソース０Ｖ、ドレ
イン５Ｖ、ｎチャネルトランジスタのゲート５Ｖの条件
下、ｎウェルからｎチャネルトランジスタのソースへ流
れ込む電流を測定した。また、ｎウェルの電位５Ｖ、ｐ
ウェルの電位０Ｖ、ｐチャネルトランジスタのソース５
Ｖ、ドレイン０Ｖ、ｐチャネルトランジスタのゲート０
Ｖの条件下、ｐウェルからｐチャネルトランジスタのソ
ースへ流れ込む電流を測定した。
【００８１】そして、測定結果を図１０に示す。黒丸は
深いウェルＡのデータを示し、白丸は深いウェルＢのデ
ータを示し、×は、浅いウェルのデータを示している。
測定結果を考察する前に、まず、距離Ｌ1及びＬ2の定義
を説明する。図９に示すように、素子分離構造１５８の
中央を通る垂直線１６０を基準とし、この垂直線１６０
からｎ型ソース／ドレイン１５６までの距離をＬ1、垂
直線１６０からｐ型ソース／ドレイン１５４までの距離
をＬ2としている。よって、例えば、０.５μｍとは、セ
ミリセスＬＯＣＯＳ酸化膜の長さが１.０μｍのサンプ
ルを示している。
深いウェルＡのデータを示し、白丸は深いウェルＢのデ
ータを示し、×は、浅いウェルのデータを示している。
測定結果を考察する前に、まず、距離Ｌ1及びＬ2の定義
を説明する。図９に示すように、素子分離構造１５８の
中央を通る垂直線１６０を基準とし、この垂直線１６０
からｎ型ソース／ドレイン１５６までの距離をＬ1、垂
直線１６０からｐ型ソース／ドレイン１５４までの距離
をＬ2としている。よって、例えば、０.５μｍとは、セ
ミリセスＬＯＣＯＳ酸化膜の長さが１.０μｍのサンプ
ルを示している。
【００８２】図１０に示すように、浅いウェルでは、ｐ
ウェル、ｎウェルともに、距離が０.５μｍに近くなっ
ても、リーク電流は、深いウェルと比較して低い値とな
る。このことは、メモリセル領域のウェルの深さを周辺
回路領域のウェルの深さより小さくすると、メモリセル
領域のウェルの深さが周辺回路領域のウェルの深さと同
じ場合に比べ、メモリセル領域ではセミリセスＬＯＣＯ
Ｓ酸化膜の長さを小さくしても、寄生ＭＯＳのリーク電
流が増加せず、ラッチアップの発生の可能性が小さいこ
とを示している。
ウェル、ｎウェルともに、距離が０.５μｍに近くなっ
ても、リーク電流は、深いウェルと比較して低い値とな
る。このことは、メモリセル領域のウェルの深さを周辺
回路領域のウェルの深さより小さくすると、メモリセル
領域のウェルの深さが周辺回路領域のウェルの深さと同
じ場合に比べ、メモリセル領域ではセミリセスＬＯＣＯ
Ｓ酸化膜の長さを小さくしても、寄生ＭＯＳのリーク電
流が増加せず、ラッチアップの発生の可能性が小さいこ
とを示している。
【００８３】［その他の効果の説明］
（１）図１に示すように、この実施の形態によれば、ｎ
ウェル４２を境界領域１３と接触し、かつメモリセル領
域１２と接触しないように形成すること、及び境界領域
１３にダミートランジスタ２３、３３を形成することを
特徴とする。これにより、近接効果やローディング効果
で、たとえセミリセスＬＯＣＯＳ酸化膜２１、６４、４
６下において、ｐウェル１９、ｎウェル４２、ｐウェル
４４の端部の形成位置にずれが生じても、ラッチアップ
の耐量が低下するのを防止できる。
ウェル４２を境界領域１３と接触し、かつメモリセル領
域１２と接触しないように形成すること、及び境界領域
１３にダミートランジスタ２３、３３を形成することを
特徴とする。これにより、近接効果やローディング効果
で、たとえセミリセスＬＯＣＯＳ酸化膜２１、６４、４
６下において、ｐウェル１９、ｎウェル４２、ｐウェル
４４の端部の形成位置にずれが生じても、ラッチアップ
の耐量が低下するのを防止できる。
【００８４】（２）図１に示すように、この実施の形態
によれば、境界領域１３にウェルコンタクト領域３８を
有する。よって、境界領域１３がウェルコンタクト領域
３８を兼ねることにより、ＳＲＡＭの小型化を図ること
ができる。
によれば、境界領域１３にウェルコンタクト領域３８を
有する。よって、境界領域１３がウェルコンタクト領域
３８を兼ねることにより、ＳＲＡＭの小型化を図ること
ができる。
【００８５】（３）図１に示すように、この実施の形態
によれば、ｐウェル１９とｐウェル４４との間に、ｎウ
ェル４２が位置している。これにより、ｐウェル１９と
ｐウェル４４とを分離することができる。よって、ｐウ
ェル４４からｐウェル１９へ基板電流の流れ込みを防ぐ
ことができ、ラッチアップの耐量を向上できる。
によれば、ｐウェル１９とｐウェル４４との間に、ｎウ
ェル４２が位置している。これにより、ｐウェル１９と
ｐウェル４４とを分離することができる。よって、ｐウ
ェル４４からｐウェル１９へ基板電流の流れ込みを防ぐ
ことができ、ラッチアップの耐量を向上できる。
【００８６】また、シリコン基板１０はｐ型である。こ
の構造だとメモリセル領域１２のｐ型ウェルどうしがシ
リコン基板１０を介してつながり、ウェルの抵抗が下げ
られる。これにより、相対的に基板電流の大きいｎチャ
ネルトランジスタの形成領域の基板電位の上昇を低減で
きる。
の構造だとメモリセル領域１２のｐ型ウェルどうしがシ
リコン基板１０を介してつながり、ウェルの抵抗が下げ
られる。これにより、相対的に基板電流の大きいｎチャ
ネルトランジスタの形成領域の基板電位の上昇を低減で
きる。
【００８７】（４）図１に示すように、この実施の形態
によれば、境界領域１３の不純物領域２５、２７、３
７、３９の電位は、フローティングにされている。よっ
て、ウェルから不純物領域２５、２７、３７、３９への
リーク経路を断つことができる。なお、境界領域１３の
不純物領域３７、３９をｎウェル４２と同電位にしても
同じ効果を達成できる。
によれば、境界領域１３の不純物領域２５、２７、３
７、３９の電位は、フローティングにされている。よっ
て、ウェルから不純物領域２５、２７、３７、３９への
リーク経路を断つことができる。なお、境界領域１３の
不純物領域３７、３９をｎウェル４２と同電位にしても
同じ効果を達成できる。
【００８８】（５）図１に示すように、この実施の形態
によれば、ｎウェル１８の深さと、ｐウェル１６の深さ
とが同じである。よって、メモリセル領域１２におい
て、ウェルの深さが異なることが原因となるトランジス
タどうしの性能のアンバランスが生じることはない。
によれば、ｎウェル１８の深さと、ｐウェル１６の深さ
とが同じである。よって、メモリセル領域１２におい
て、ウェルの深さが異なることが原因となるトランジス
タどうしの性能のアンバランスが生じることはない。
【００８９】（６）図１に示すように、この実施の形態
によれば、ｐウェル１６、ｎウェル１８は、セミリセス
ＬＯＣＯＳ酸化膜より下の位置まで形成されている。し
たがって、ｐウェル１６、ｎウェル１８をウェルコンタ
クト領域（図示せず）にまで延ばすことがでる。よっ
て、ｐウェル１６、ｎウェル１８を、それぞれウェルコ
ンタクト領域に容易に接続することができる。
によれば、ｐウェル１６、ｎウェル１８は、セミリセス
ＬＯＣＯＳ酸化膜より下の位置まで形成されている。し
たがって、ｐウェル１６、ｎウェル１８をウェルコンタ
クト領域（図示せず）にまで延ばすことがでる。よっ
て、ｐウェル１６、ｎウェル１８を、それぞれウェルコ
ンタクト領域に容易に接続することができる。
【００９０】（７）図１に示すように、この実施の形態
によれば、ｐウェル１６及びｎウェル１８がセミリセス
ＬＯＣＯＳ酸化膜より下の位置まで形成されている。よ
って、ソース２６、３６及びドレイン２８、３４が浅く
なりすぎることを回避できる。
によれば、ｐウェル１６及びｎウェル１８がセミリセス
ＬＯＣＯＳ酸化膜より下の位置まで形成されている。よ
って、ソース２６、３６及びドレイン２８、３４が浅く
なりすぎることを回避できる。
【００９１】（８）図１に示すように、この実施の形態
によれば、ｐウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｎウェル１８に形成されたドレイ
ン３４及びソース３６の深さとは、同じである。これに
より、メモリセル領域１２において、ソース、ドレイン
の深さが異なることが原因となるトランジスタどうしの
性能のアンバランスが生じることはない。
によれば、ｐウェル１６に形成されたソース２６及びド
レイン２８の深さと、ｎウェル１８に形成されたドレイ
ン３４及びソース３６の深さとは、同じである。これに
より、メモリセル領域１２において、ソース、ドレイン
の深さが異なることが原因となるトランジスタどうしの
性能のアンバランスが生じることはない。
【００９２】（９）図１に示すように、この実施の形態
によれば、メモリセル領域１２、境界領域１３、周辺回
路領域１４は、いずれもツインウェル構造である。よっ
て、ｎウェル４２及びｐウェル４４となる領域に、それ
ぞれ、低抵抗層を形成後、ｎウェル１８となる領域とｎ
ウェル４２となる領域とに同時に、チャネルカット層、
パンチスルーストッパ層、チャネルドープ層を形成し、
ｐウェル１６、１９となる領域とｐウェル４４となる領
域とに同時に、チャネルカット層、パンチスルーストッ
パ層、チャネルドープ層を形成することができる。これ
により、工程の簡略化を図れる。
によれば、メモリセル領域１２、境界領域１３、周辺回
路領域１４は、いずれもツインウェル構造である。よっ
て、ｎウェル４２及びｐウェル４４となる領域に、それ
ぞれ、低抵抗層を形成後、ｎウェル１８となる領域とｎ
ウェル４２となる領域とに同時に、チャネルカット層、
パンチスルーストッパ層、チャネルドープ層を形成し、
ｐウェル１６、１９となる領域とｐウェル４４となる領
域とに同時に、チャネルカット層、パンチスルーストッ
パ層、チャネルドープ層を形成することができる。これ
により、工程の簡略化を図れる。
【００９３】
【図１】本発明に係る半導体記憶装置の一実施の形態の
断面図である。
断面図である。
【図２】本発明に係る半導体記憶装置の一実施の形態の
第１の製造工程を説明するための断面図である。
第１の製造工程を説明するための断面図である。
【図３】本発明に係る半導体記憶装置の一実施の形態の
第２の製造工程を説明するための断面図である。
第２の製造工程を説明するための断面図である。
【図４】本発明に係る半導体記憶装置の一実施の形態の
第３の製造工程を説明するための断面図である。
第３の製造工程を説明するための断面図である。
【図５】本発明に係る半導体記憶装置の一実施の形態の
第４の製造工程を説明するための断面図である。
第４の製造工程を説明するための断面図である。
【図６】本発明に係る半導体記憶装置の一実施の形態の
第５の製造工程を説明するための断面図である。
第５の製造工程を説明するための断面図である。
【図７】本発明に係る半導体記憶装置の一実施の形態の
第６の製造工程を説明するための断面図である。
第６の製造工程を説明するための断面図である。
【図８】レジストパターンの形状変化を説明する断面図
である。
である。
【図９】ラッチアップを説明する断面図である。
【図１０】ウェルの深さとリーク電流との関係を示すグ
ラフである。
ラフである。
【図１１】周辺回路領域のｐウェル形成領域への四度目
のイオン注入後のウェル濃度を示すグラフである。
のイオン注入後のウェル濃度を示すグラフである。
【図１２】周辺回路領域のｐウェル形成領域へ四度のイ
オン注入をし、そしてゲート酸化膜を形成し、ゲート電
極となるポリシリコン膜のアニール後に測定したウェル
濃度を示すグラフである。
オン注入をし、そしてゲート酸化膜を形成し、ゲート電
極となるポリシリコン膜のアニール後に測定したウェル
濃度を示すグラフである。
【図１３】周辺回路領域のｎウェル形成領域への四度目
のイオン注入後のウェル濃度を示すグラフである。
のイオン注入後のウェル濃度を示すグラフである。
【図１４】周辺回路領域のｎウェル形成領域へ四度のイ
オン注入をし、そしてゲート酸化膜を形成し、ゲート電
極となるポリシリコン膜のアニール後に測定したウェル
濃度を示すグラフである。
オン注入をし、そしてゲート酸化膜を形成し、ゲート電
極となるポリシリコン膜のアニール後に測定したウェル
濃度を示すグラフである。
【図１５】メモリセル領域のｐウェル形成領域への三度
目のイオン注入後のウェル濃度を示すグラフである。
目のイオン注入後のウェル濃度を示すグラフである。
【図１６】メモリセル領域のｐウェル形成領域へ三度の
イオン注入をし、そしてゲート酸化膜を形成し、ゲート
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示すグラフである。
イオン注入をし、そしてゲート酸化膜を形成し、ゲート
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示すグラフである。
【図１７】メモリセル領域のｎウェル形成領域への三度
目のイオン注入後のウェル濃度を示すグラフである。
目のイオン注入後のウェル濃度を示すグラフである。
【図１８】メモリセル領域のｎウェル形成領域へ三度の
イオン注入をし、そしてゲート酸化膜を形成し、ゲート
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示すグラフである。
イオン注入をし、そしてゲート酸化膜を形成し、ゲート
電極となるポリシリコン膜のアニール後に測定したウェ
ル濃度を示すグラフである。
１０ シリコン基板
１２ メモリセル領域
１３ 境界領域
１４ 周辺回路領域
１６ ｐウェル
１８ ｎウェル
１９ ｐウェル
２０ セミリセスＬＯＣＯＳ酸化膜
２１ セミリセスＬＯＣＯＳ酸化膜
２２ ｎチャネルトランジスタ
２３ ダミートランジスタ
２５、２７ 不純物領域
２６ ソース
２８ ドレイン
２９ ポリシリコン層
３０ ｐチャネルトランジスタ
３１ セミリセスＬＯＣＯＳ酸化膜
３３ ダミートランジスタ
３４ ドレイン
３５ ポリシリコン層
３６ ソース
３７ 不純物領域
３８ ウェルコンタクト領域
３９ 不純物領域
４８ ｐチャネルトランジスタ
５２ ソース／ドレイン
５４ ソース／ドレイン
５６ ｎチャネルトランジスタ
６０ ソース／ドレイン
６２ ソース／ドレイン
９２ レジストパターン
９４ 低抵抗層
９６ レジストパターン
９８ 低抵抗層
１００ レジストパターン
１０２、１０３、１０４ チャネルカット層
１０６、１０７、１０８ パンチスルーストッパー層
１１０、１１１、１１２ チャネルドープ層
１１４ レジストパターン
１１６、１１７、１１８ チャネルカット層
１２０、１２１、１２２ パンチスルーストッパー層
１２４、１２５、１２６ チャネルドープ層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088
27/092
27/11
(56)参考文献 特開 昭61−214559（ＪＰ，Ａ)
特開 平６−314778（ＪＰ，Ａ)
特開 平10−150163（ＪＰ，Ａ)
特開 平９−129743（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
H01L 27/088
H01L 21/8234
Claims (8)
- 【請求項１】 半導体基板の主表面に、周辺回路が形成
される周辺回路領域及びメモリセルが形成されるメモリ
セル領域を有する半導体記憶装置であって、 前記周辺回路領域に形成された第１のウェルと、 前記メモリセル領域に形成され、前記第１のウェルより
深さが小さい第１の導電型の第２のウェルと、 前記メモリセル領域に形成され、前記第２のウェルと接
触し、かつ前記第２のウェルと同じ深さの第２の導電型
の第３のウェルと、 前記メモリセル領域に形成された素子分離構造と、を備
え、 前記第２及び第３のウェルは、前記素子分離構造より下
の位置まで形成されており、 さらに、 前記周辺回路領域と前記メモリセル領域との境界部に位
置する境界領域と、 前記メモリセルと同様の密度で前記境界領域に形成さ
れ、前記メモリセルの電界効果トランジスタと同じ層に
あり、かつ素子として機能しない、ダミー素子と、 を備え、 前記第１のウェルは、前記境界領域と接触し、かつ前記
メモリセル領域と接触せず、 前記第１のウェルはｎ型ウェルとｐ型ウェルとを備える
ツインウェルであり、 前記第２及び第３のウェルは、前記境界領域にも形成さ
れており、 前記第２及び第３のウェルのうちｐ型の方と、前記第１
のウェルのｐ型ウェルとの間に、前記第１のウェルのｎ
型ウェルが位置している、 半導体記憶装置。 - 【請求項２】 請求項１において、 前記境界領域の長さは、前記メモリセルで１.５セル分
〜３セル分である、半導体記憶装置。 - 【請求項３】 請求項１又は２において、 前記境界領域は、ウェル電位を固定するためのウェルコ
ンタクト領域を有する、半導体記憶装置。 - 【請求項４】 請求項１、２又は３において、 前記半導体基板はｐ型である、半導体記憶装置。
- 【請求項５】 請求項１、２、３又は４において、 前記第１、第２及び第３のウェルは、リトログレーディ
ドウェルである、半導体記憶装置。 - 【請求項６】 請求項１、２、３、４又は５において、 前記メモリセル領域には、ＣＭＯＳ形セルのＳＲＡＭが
形成されている、半導体記憶装置。 - 【請求項７】 請求項１、２、３、４、５又は６におい
て、 前記第２及び第３のウェルの深さは、０.５μｍ〜１.２
μｍである、半導体記憶装置。 - 【請求項８】 半導体基板の主表面に周辺回路領域と、
メモリセル領域と、 前記周辺回路領域と前記メモリセル領域との境界部に位
置する境界領域と、を有する半導体記憶装置の製造方法
であって、 （ａ）前記主表面に、素子分離構造を形成する工程と、 （ｂ）前記周辺回路領域のみに不純物をイオン注入し
て、前記境界領域と接触し、かつ前記メモリセル領域と
接触しない第１のウェルを形成する工程と、 （ｃ）前記メモリセル領域に不純物をイオン注入して、
前記第１のウェルより深さが小さく、かつ前記素子分離
構造より下の位置まで形成された第１の導電型の第２の
ウェルを形成する工程と、 （ｄ）前記メモリセル領域に不純物をイオン注入して、
前記第２のウェルと深さが同じで、かつ前記素子分離構
造より下の位置で前記第２のウェルと隣り合わせとなる
ように第２の導電型の第３のウェルを形成する工程と、 （ｅ）前記メモリセル領域に電界効果トランジスタを形
成する工程と、 を備え、 前記工程（ｅ）は、前記境界領域に、前記メモリセルと
同様の密度で、かつ素子として機能しないダミー素子を
形成する工程を含み、 前記工程（ｂ）は、ｎ型ウェルとｐ型ウェルとを備える
ツインウェルを、前記ｎ型ウェルが前記境界領域側に位
置するように形成する工程を含み、 前記工程（ｃ）は、前記境界領域にも前記第２のウェル
を形成する工程を含み、 前記工程（ｄ）は、前記境界領域にも前記第３のウェル
を形成する工程を含み、 前記境界領域の前記第２のウェル及び前記第３のウェル
のうち、ｐ型の方が前記周辺回路領域側に位置するよう
に形成する、半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35534698A JP3506025B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体記憶装置及びその製造方法 |
| TW088119065A TW437009B (en) | 1998-11-30 | 1999-11-02 | Semiconductor storage device and its manufacture |
| US09/450,102 US6320234B1 (en) | 1998-11-30 | 1999-11-29 | Semiconductor memory device and method for manufacturing the same |
| KR10-1999-0053775A KR100468883B1 (ko) | 1998-11-30 | 1999-11-30 | 반도체 기억 장치 및 그 제조 방법 |
| US09/907,097 US6468850B2 (en) | 1998-11-30 | 2001-07-16 | Method of manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35534698A JP3506025B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164820A JP2000164820A (ja) | 2000-06-16 |
| JP3506025B2 true JP3506025B2 (ja) | 2004-03-15 |
Family
ID=18443410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35534698A Expired - Fee Related JP3506025B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6320234B1 (ja) |
| JP (1) | JP3506025B2 (ja) |
| KR (1) | KR100468883B1 (ja) |
| TW (1) | TW437009B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501138B1 (en) * | 1999-04-16 | 2002-12-31 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| JP3546783B2 (ja) * | 1999-06-09 | 2004-07-28 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
| DE19957532A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| JP4009810B2 (ja) * | 2000-04-11 | 2007-11-21 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP4776755B2 (ja) * | 2000-06-08 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4674940B2 (ja) * | 2000-08-24 | 2011-04-20 | パナソニック株式会社 | 半導体装置の製造方法 |
| US6800883B2 (en) * | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
| US7170115B2 (en) * | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| KR100399772B1 (ko) * | 2001-02-07 | 2003-09-26 | 삼성전자주식회사 | 가아드링을 구비한 반도체 메모리장치 및 그의 제조방법 |
| JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003258118A (ja) * | 2002-03-06 | 2003-09-12 | Seiko Epson Corp | 半導体装置 |
| JP4890838B2 (ja) * | 2005-11-17 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール |
| KR100822806B1 (ko) * | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US8526221B2 (en) * | 2010-10-11 | 2013-09-03 | Magsil Corporation | Semiconductor integrated circuit for low and high voltage operations |
| US9379058B2 (en) * | 2014-02-14 | 2016-06-28 | Qualcomm Incorporated | Grounding dummy gate in scaled layout design |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390096A (ja) * | 1986-10-01 | 1988-04-20 | Nec Corp | 半導体記憶装置 |
| JPH01256125A (ja) * | 1988-04-05 | 1989-10-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0361A (ja) * | 1989-05-26 | 1991-01-07 | Haruchika Seimitsu:Kk | ベッド装置 |
| JPH0363A (ja) * | 1989-05-29 | 1991-01-07 | Teranishi Denki Seisakusho:Kk | 浴用マッサージ機 |
| KR0121992B1 (ko) * | 1993-03-03 | 1997-11-12 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| JP3002371B2 (ja) * | 1993-11-22 | 2000-01-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP3400891B2 (ja) | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR0167303B1 (ko) | 1995-12-30 | 1999-02-01 | 문정환 | 반도체소자의 트리플웰 형성방법 |
| US5928151A (en) | 1997-08-22 | 1999-07-27 | Acuson Corporation | Ultrasonic system and method for harmonic imaging in three dimensions |
| KR100301038B1 (ko) * | 1998-03-02 | 2001-09-06 | 윤종용 | 씨오비(cob)를구비한반도체메모리장치및그제조방법 |
| US6028341A (en) * | 1998-03-09 | 2000-02-22 | United Microelectronics Corp. | Latch up protection and yield improvement device for IC array |
-
1998
- 1998-11-30 JP JP35534698A patent/JP3506025B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-02 TW TW088119065A patent/TW437009B/zh not_active IP Right Cessation
- 1999-11-29 US US09/450,102 patent/US6320234B1/en not_active Expired - Lifetime
- 1999-11-30 KR KR10-1999-0053775A patent/KR100468883B1/ko not_active IP Right Cessation
-
2001
- 2001-07-16 US US09/907,097 patent/US6468850B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6468850B2 (en) | 2002-10-22 |
| US20020008288A1 (en) | 2002-01-24 |
| KR20000035773A (ko) | 2000-06-26 |
| KR100468883B1 (ko) | 2005-01-31 |
| TW437009B (en) | 2001-05-28 |
| JP2000164820A (ja) | 2000-06-16 |
| US6320234B1 (en) | 2001-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329693B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP3506025B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6117762A (en) | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering | |
| US6657249B2 (en) | Nonvolatile semiconductor memory device with peripheral circuit part comprising at least one of two transistors having lower conductive layer same perpendicular structure as a floating gate | |
| KR940005891B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US6274914B1 (en) | CMOS integrated circuits including source/drain plug | |
| JP2719351B2 (ja) | Ｎｐｎバイポーラトランジスタの形成方法 | |
| JP3536693B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5688701A (en) | Method of making semiconductor device having a plurality of impurity layers | |
| KR100313779B1 (ko) | 고일드의반도체장치및그제조방법 | |
| JP3733252B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5593922A (en) | Method for buried contact isolation in SRAM devices | |
| JPS61218165A (ja) | 半導体記憶装置及び製造方法 | |
| US6627490B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2805646B2 (ja) | 半導体装置の製造方法 | |
| JP3919751B2 (ja) | Ｃｍｏｓデバイスの製造方法及びマスクデータ生成方法 | |
| JP3216110B2 (ja) | 相補型半導体装置の製造方法 | |
| JP2006120852A (ja) | 半導体装置及びその製造方法 | |
| JPH063808B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH06283679A (ja) | 半導体装置の製造方法 | |
| KR100356827B1 (ko) | 반도체장치의 웰 및 그 형성방법 | |
| JPH0778984A (ja) | 半導体装置及びその製造方法 | |
| KR19990088405A (ko) | 반도체장치및그제조방법 | |
| JPH0750352A (ja) | 半導体装置およびその製造方法 | |
| KR19990061339A (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031125 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101226 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |