KR20000035773A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR20000035773A
KR20000035773A KR1019990053775A KR19990053775A KR20000035773A KR 20000035773 A KR20000035773 A KR 20000035773A KR 1019990053775 A KR1019990053775 A KR 1019990053775A KR 19990053775 A KR19990053775 A KR 19990053775A KR 20000035773 A KR20000035773 A KR 20000035773A
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가라사와주니치
와타나베구니오
구마가이다카시
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야스카와 히데아키
세이코 엡슨 가부시키가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

근접 효과나 로딩 효과의 영향을 받기 힘든 구조를 한 SRAM을 제공하고자 하는 것이다. SRAM은, n웰(42)을 경계 영역(13)과 접촉하고, 또한 메모리 셀 영역(12)과 접촉하지 않도록 형성하는 것 및 경계 영역(13)에 더미 트랜지스터(23, 33)를 형성하는 것을 특징으로 한다. 이로써, 근접 효과나 로딩 효과로, 설령 세미리세스 L0COS 산화막(21, 64, 46) 하에 있어서, p웰(19), n웰(42), p웰(44)의 단부 형성 위치에 어긋남이 생겨도, 래치 업의 내량이 저하하는 것을 방지할 수 있다.

Description

반도체 기억 장치 및 그 제조 방법{Semiconductor memory and method of fabricating the same}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 기억 장치는 메모리 셀 영역과 주변 회로 영역을 구비하고 있다. 메모리 셀 영역은 주변 회로 영역에 비해, 형성되는 소자가 미세하고, 소자수도 많다. 반도체 기억 장치의 제조 시, 상기 밀도 차이에 의해, 주변 회로 영역과의 경계에 있는 메모리 셀은 빛의 근접 효과나 로딩 효과의 영향을 받는다. 이로써, 불량 메모리 셀이 되는 경우가 있다.
본 발명은 이러한 종래의 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은 근접 효과나 로딩 효과의 영향을 받기 힘든 구조를 한 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 단면도.
도 2는 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 1 제조 공정을 설명하기 위한 단면도.
도 3은 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 2 제조 공정을 설명하기 위한 단면도.
도 4는 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 3 제조 공정을 설명하기 위한 단면도.
도 5는 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 4 제조 공정을 설명하기 위한 단면도.
도 6은 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 5 제조 공정을 설명하기 위한 단면도.
도 7은 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 제 6 제조 공정을 설명하기 위한 단면도.
도 8은 레지스트 패턴의 형상 변화를 설명하는 단면도.
도 9는 래치 업을 설명하는 단면도.
도 1O은 웰 깊이와 리크 전류와의 관계를 도시하는 그래프.
도 11은 주변 회로 영역의 p웰 형성 영역으로의 4번째 이온 주입 후의 웰 농도를 도시하는 그래프.
도 12는 주변 회로 영역의 p웰 형성 영역으로 4번의 이온 주입을 하고, 그리고 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하는 그래프.
도 13은 주변 회로 영역의 n웰 형성 영역으로의 4번째 이온 주입 후의 웰 농도를 도시하는 그래프.
도 14는 주변 회로 영역의 n웰 형성 영역으로 4번 이온 주입을 하고, 그리고 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하는 그래프.
도 15는 메모리 셀 영역의 p웰 형성 영역으로 세번째 이온 주입 후의 웰 농도를 도시하는 그래프.
도 16은 메모리 셀 영역의 p웰 형성 영역으로 세번의 이온 주입을 하고, 그리고 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하는 그래프.
도 17은 메모리 셀 영역의 n웰 형성 영역으로의 세번째 이온 주입 후의 웰 농도를 도시하는 그래프.
도 18은 메모리 셀 영역의 n웰 형성 영역으로 세번의 이온 주입을 하고 그리고 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하는 그래프.
※도면의 주요 부분에 대한 부호의 설명※
10: 실리콘 기판 12: 메모리 셀 영역
13: 경계 영역 14: 주변 회로 영역
16: p웰 18: n웰
19: p웰 20: 세미리세스 L0COS 산화막
21: 세미리세스 L0COS 산화막 22: n채널 트랜지스터
23: 더미 트랜지스터 25, 27: 불순물 영역
26: 소스 28: 드레인
29: 폴리실리콘층 30: p채널 트랜지스터
31: 세미리세스 L0C0S 산화막 33: 더미 트랜지스터
34: 드레인 35: 폴리실리콘층
36: 소스 37: 불순물 영역
38: 웰 콘택트 영역 39: 불순물 영역
48: p채널 트랜지스터 52: 소스/드레인
54: 소스/드레인 56: n채널 트랜지스터
60: 소스/드레인 62: 소스/드레인
92: 레지스트 패턴 94: 저저항층
96: 레지스트 패턴 98: 저저항층
100: 레지스트 패턴 102, 103, 1O4: 채널 컷층
106, 107, 108: 펀치 스루 스토퍼층 11O, 111, 112: 채널 도프층
114: 레지스트 패턴 116, 117, 118: 채널 컷층
120, 121, 122: 펀치 스루 스토퍼층 124, 125, 126: 채널 도프층
(과제를 해결하기 위한 수단)
(1) 본 발명에 관련되는 반도체 기억 장치는 반도체 기판의 주표면에, 주변 회로가 형성되는 주변 회로 영역 및 메모리 셀이 형성되는 메모리 셀 영역을 갖는 반도체 기억 장치로, 주변 회로 영역에 형성된 제 1 웰과, 메모리 셀 영역에 형성되어 제 1 웰보다 깊이가 작은 제 1 도전형의 제 2 웰과, 메모리 셀 영역에 형성되어 제 2 웰과 접촉하고, 또한 제 2 웰과 같은 깊이의 제 2 도전형의 제 3 웰과, 메모리 셀 영역에 형성된 소자 분리 구조를 구비한다. 제 2 및 제 3 웰은 소자 분리 구조보다 아래 위치까지 형성되어 있다. 본 발명에 관련되는 반도체 기억 장치는 더욱 주변 회로 영역과 메모리 셀 영역과의 경계부에 위치하는 경계 영역과, 메모리 셀과 같은 밀도로 경계 영역에 형성되어, 메모리 셀의 전계 효과 트랜지스터와 같은 층에 있고, 또한 소자로서 기능하지 않는 더미 소자를 구비한다. 제 1 웰은 경계 영역과 접촉하고, 또한 메모리 셀 영역과 접촉하지 않고 있다.
본 발명에 관련되는 반도체 기억 장치는 제 1 웰을 경계 영역과 접촉하고 또한 메모리 셀 영역과 접촉하지 않도록 형성하는 것 및 경계 영역에 더미 소자를 형성하는 것을 특징으로 한다. 이로써, 주변 회로 영역의 소자 밀도와 메모리 셀 영역의 소자 밀도와의 차이가 원인에 의한 근접 효과나 로딩 효과로, 메모리 셀이 불량 메모리 셀이 되는 것을 방지할 수 있다. 즉, 소자로서 기능하지 않는 더미 소자가 제 1 웰 형성 시에 발생하는 근접 효과나 로딩 효과에 의한 레지스트 패턴의 어긋남이나 흐트러짐의 영향을 받도록 하여, 이로써, 메모리 셀 영역의 트랜지스터 등의 소자가 근접 효과나 로딩 효과의 영향을 받는 것을 막는 것이다.
메모리 셀과 동일한 밀도란 근접 효과나 로딩 효과에 의한 메모리 셀의 불량화 방지를 달성할 수 있는 밀도라는 의미이다. 따라서, 메모리 셀의 밀도와 완전히 동일해도 되고, 상기 효과를 달성할 수 있는 밀도의 차이도 포함된다. 메모리 셀과 동일한 밀도의 양태로서는, 더미 소자와 메모리 셀이 같은 패턴(웰 폭, 웰 스페이스, 게이트 길이, 게이트 폭, 활성 영역 면적, 게이트 전극간 거리가 동일)을 하고 있는 양태가 있다.
또한, 제 2 웰의 깊이와 제 3 웰의 깊이가 같다는 것은 깊이에 차이가 있어도 트랜지스터끼리의 성능 언밸런스가 생길 일이 없다면, 그 깊이의 차이도 포함된다. 이하에 설명하는 「제 2 웰의 깊이와 제 3 웰의 깊이가 같다」도 이 의미이다. 또, 소자 분리 구조란 예를 들면 LOCOS 산화막, 세미리세스 L0COS 산화막 또는 샐로우 트렌치(깊이 0.4 내지 0.8μm)를 의미한다. 이하에 설명하는 소자 분리 구조도 이 의미이다.
본 발명에 관련되는 반도체 기억 장치에 있어서, 경계 영역의 길이는 메모리 셀로 1.5셀분 내지 3셀분인 것이 바람직하다. 경계 영역의 길이가 1.5셀분보다 작으면 경계 영역에 제 2 및 제 3 웰을 형성한 경우, 경계 영역의 웰의 패턴 치수가 메모리 셀 영역의 웰의 패턴 치수(라인 폭, 스페이스) 미만이 된다. 이로써, 메모리 셀 영역의 웰의 피치와 경계 영역의 웰의 피치에 차가 생긴다. 이 결과, 메모리 셀 영역의 웰 패턴의 가공 정밀도가 저하하는 것이다.
또한, SRAM 셀과 같이 메모리 셀 영역 내의 웰의 교체가 협 피치에서 연속하는 방향과 평행하게 배치되는 경계 영역의 길이는 1.5셀분 이상일 필요는 없다. 제 1 웰 형성 시의 근접 효과를 흡수할 수 있는 치수 이상이면 된다.
경계 영역의 길이를 3셀분 이하로 한 것은 경계 영역의 길이가 3셀분보다 크면, 반도체 기억 장치의 면적 증대의 원인이 되기 때문이다.
본 발명에 관련되는 반도체 기억 장치에 있어서, 경계 영역에 웰 콘택트 영역을 갖는 것이 바람직하다. 웰 콘택트 영역을 통해서 메모리 셀의 웰에 전위가 공급된다. 경계 영역이 웰 콘택트 영역을 겸함으로서, 반도체 기억 장치의 소형화를 도모할 수 있다.
본 발명에 관련되는 반도체 기억 장치에 있어서, 제 1 웰은 n형 웰과 p형 웰을 구비하는 트윈 웰이고, 제 2 및 제 3 웰은 경계 영역에도 형성되어 있으며, 제 2 또는 제 3 웰 중 p형 쪽과, 제 1 웰의 p형 웰과의 사이에, 제 1 웰의 n형 웰이 위치하고 있는 것이 바람직하다.
기판 전류는 래치 업의 원인이 된다. p형 웰(n채널 트랜지스터 형성 영역)을 흐르는 기판 전류는 n형 웰(p채널 트랜지스터 형성 영역)을 흐르는 기판 전류에 비해 크다. 그리고, 웰 피치가 작은 메모리 셀 영역 및 경계 영역은 래치 업 마진이 작다. 경계 영역의 p형 웰과 제 1 웰의 p형 웰과의 사이에, 제 1 웰의 n형 웰이 위치하고 있으면, 경계 영역의 p형 웰과 제 1 웰의 p형 웰을 분리할 수 있다. 이로써, 제 1 웰의 p형 웰에서 경계 영역인 p형 웰로의 기판 전류의 유입을 막아, 래치 업 내량을 향상할 수 있다.
이 구조에 있어서, 반도체 기판은 p형인 것이 바람직하다. 이 구조면 메모리 셀 영역의 p형 웰끼리가 반도체 기판을 개재시켜 연결되어 웰 저항을 낮출 수 있다. 이로써, 메모리 셀 영역의 n채널 트랜지스터와 p채널 트랜지스터 중, 상대적으로 기판 전류가 큰 n채널 트랜지스터 형성 영역의 기판 전위의 상승을 저감할 수 있다.
본 발명에 관련되는 반도체 기억 장치에 있어서, 제 1, 제 2 및 제 3 웰은 리트로 그레이디드(retrograded) 웰인 것이 바람직하다. 리트로 그레이디드 웰이란 열 확산을 사용하지 않고서, 고 에너지 이온 주입으로 형성된 웰인 것이다.
본 발명에 관련되는 반도체 기억 장치에 있어서, 메모리 셀 영역에는, CM0S형 셀의 SRAM이 형성되어 있다. CM0S형 셀의 SRAM이란 셀이 CMOS로 구성되어 있는 SRAM인 것이다.
본 발명에 있어서, 제 2 및 3의 웰의 깊이는 0.5μm 내지 1.2μm인 것이 바람직하다. 제 2 및 3의 웰의 깊이가 0.5μm보다 작으면, 소자 분리 구조의 깊이가 웰의 깊이보다 커진다. 이 때문에 웰 전위를 고정하기 위한 웰 콘택트 영역을 어떻게 하여 형성하는가 하는 문제가 생긴다. 제 2 및 3의 웰의 깊이가 1.2μm보다 크면, 소자 분리 구조 하에서 제 2 웰과 제 3 웰과의 중복이 커진다는 문제가 생기기 때문이다.
(2) 반도체 기판의 주표면에 주변 회로 영역과, 메모리 셀 영역과, 주변 회로 영역과 메모리 셀 영역과의 경계부에 위치하는 경계 영역을 갖는 반도체 기억 장치의 제조 방법으로,
(a) 반도체 기판의 주표면에, 소자 분리 구조를 형성하는 공정과,
(b) 주변 회로 영역에만 불순물을 이온 주입하여, 경계 영역과 접촉하고 또한 메모리 셀 영역과 접촉하지 않는 제 1 웰을 형성하는 공정과,
(c) 메모리 셀 영역에 불순물을 이온 주입하여, 제 1 웰보다 깊이가 작고, 또한 소자 분리 구조보다 아래 위치까지 형성된 제 1 도전형의 제 2 웰을 형성하는 공정과,
(d) 메모리 셀 영역에 불순물을 이온 주입하여, 제 2 웰과 깊이가 동일하고 또한 소자 분리 구조보다 아래 위치에서 상기 제 2 웰과 서로 이웃하도록 제 2 도전형의 제 3 웰을 형성하는 공정과,
(e) 메모리 셀 영역에 전계 효과 트랜지스터를 형성하는 공정을 구비하며,
공정 (e)는 경계 영역에 메모리 셀과 같은 밀도로, 또한 소자로서 기능하지않는 더미 소자를 형성하는 공정을 포함한다.
본 발명에 관련되는 반도체 기억 장치의 제조 방법은 더미 소자를 구비한 반도체 기억 장치의 제조 방법이다.
본 발명에 관련되는 반도체 기억 장치의 제조 방법에 있어서, 공정 (b)는 n형 웰과 p형 웰을 구비하는 트윈 웰을, n형 웰이 경계 영역 측에 위치하도록 형성하는 공정을 포함하고, 공정 (c)는 경계 영역에도 제 2 웰을 형성하는 공정을 포함하며, 공정 (d)는 경계 영역에도 제 3 웰을 형성하는 공정을 포함하며, 경계 영역의 제 2 또는 제 3 웰 중, p형 쪽이 주변 회로 영역 측에 위치하도록 형성하는 것이 바람직하다.
이 양태는 제 1 웰의 n형 웰이 제 1 웰의 p형 웰과 경계 영역의 p형 웰과의 사이에 위치하는 구조의 제조 방법이다.
또한, 공정 (b)의 레지스트 패턴은 포지티브 레지스트, 네거티브 레시스트 중 어느 것도 사용할 수 있다. 또, 공정 (c), (d)의 레지스트 패턴은 포지티브 레시스트, 네거티브 레시스트 중 어느 것도 사용할 수 있지만, 포지스트 레시스트가 바람직하다. 레지스트 패턴 단부의 수직 제어성 및 치수 제어성이 우수하기 때문이다.
(발명의 실시형태)
[구조의 설명]
도 1은 본 발명에 관련되는 반도체 기억 장치의 한 실시형태의 단면도이다. 이 반도체 기억 장치는 SRAM이다. 도 1에 도시하는 바와 같이, 반도체 기판의 일례인 p형 실리콘 기판(10)의 주표면은 메모리 셀 영역(12), 경계 영역(13) 및 주변회로 영역(14)으로 나누어져 있다.
메모리 셀 영역(12)에는 p웰(16) 및 그 옆에 n웰(18)이 형성되어 있다. p웰(16)과 n웰(18)은 같은 깊이이다. p웰(16) 및 n웰(18)은 리트로 그레이디드 웰이다. p웰(16)과 n웰(18)과의 경계에 있어서, 이들 웰은 서로 겹쳐 있다. 이 경계 상에는 세미리세스 LOCOS 산화막(20)이 형성되어 있다.
p웰(16)에는 n채널 트랜지스터(22)가 형성되어 있다. n채널 트랜지스터(22)는 게이트 전극(24), 소스(26) 및 드레인(28)을 구비하고 있다. n웰(18)에는 p채널 트랜지스터(30)가 형성되어 있다. p채널 트랜지스터(30)는 게이트 전극(32), 드레인(34) 및 소스(36)를 구비하고 있다.
메모리 셀 영역(12) 옆에는 경계 영역(13)이 위치하고 있다. 메모리 셀 영역(12)의 n웰(18)은 경계 영역(13)까지 연장되어 있다. n웰(18) 옆에는 P웰(19)이 형성되어 있다. p웰(19)은 p웰(16)과 깊이가 동일하여 동일 공정에서 형성되어 있다. p웰(19)은 리트로 그레이디드 웰이다. n웰(18)과 p웰(19)과의 경계에 있어서, 이들 웰은 서로 겹쳐 있다. 이 경계 상에는, 세미리세스 LOC0S 산화막(21)이 형성되어 있다.
또, 경계 영역(13)의 n웰(18)에는 더미 트랜지스터(23)가 형성되어 있다. 더미 트랜지스터(23)는 트랜지스터(30), (48)와 동시에 형성된 것이다. 더미 트랜지스터(23)는 소스, 드레인 형성 시에 형성된 불순물 영역(25), (27) 및 게이트 전극 형성 시에 형성된 폴리실리콘층(29)을 구비하고 있다. 더미 트랜지스터(23)는 MOS 트랜지스터 구조를 하고 있지만, MOS 트랜지스터로서는 기능하지 않는다. 더미 트랜지스터(23)는 세미리세스 LOCOS 산화막(31)에 의해, 메모리 셀로서 기능하는 p채널 트랜지스터(3O)와 분리되어 있다.
p웰(19)에는 더미 트랜지스터(33)가 형성되어 있다. 더미 트랜지스터(33)는 트랜지스터(22), (56)와 동시에 형성된 것이다. 더미 트랜지스터(33)는 소스, 드레인 형성 시에 형성된 불순물 영역(37), (39) 및 게이트 전극 형성 시에 형성된 폴리실리콘층(35)을 구비하고 있다. 더미 트랜지스터(33)는 M0S 트랜지스터의 구조를 하고 있지만, M0S 트랜지스터로서는 기능하지 않는다.
또, p웰(19)에는 웰 콘택트 영역(38)이 형성되어 있다. 웰 콘택트 영역(38)을 통해서 p웰(19)에 전위를 공급하여, 트랜지스터 벌크 전위를 고정시킨다. 도시되어 있지 않지만, p웰(16), (44), n웰(18), (42)에도 웰 콘택트 영역이 형성되어 있다.
웰 콘택트 영역(38)은 세미리세스 LOCOS 산화막(4O)에 의해, 더미 트랜지스터(33)와 분리되어 있다. 또한, 경계 영역(13)의 더미 트랜지스터(23), (33)의 불순물 영역(25), (27), (37), (39)의 전위는 플로팅되어 있다. 이유를 설명한다. 경계 영역에서는, 예를 들면 게이트 치수가 설계치보다 가늘게 가공되어, 펀치 스루 마진이 낮은 트랜지스터로 되어 있다. 따라서, 불순물 영역(25), (27), (37), (39)을 플로팅으로 함으로서 전류 경로를 차단하고 있는 것이다.
주변 회로 영역(14)에는, n웰(42) 및 그 옆에 p웰(44)이 형성되어 있다. n웰(42), p웰(44)의 깊이는 n웰(18), p웰(16), (19)의 깊이보다 크다. n웰(42) 및 p웰(44)은 리트로 그레이디드 웰이다. n웰(42)과 p웰(44)과의 경계에 있어서, 이들 웰은 서로 겹쳐 있다. 이 경계 상에는 세미리세스 LOCOS 산화막(46)이 형성되어 있다.
n웰(42)에는 p채널 트랜지스터(48)가 형성되어 있다. p채널 트랜지스터(48)는 게이트 전극(5O) 및 소스/드레인(52), (54)을 구비하고 있다. p웰(44)에는 n채널 트랜지스터(56)가 형성되어 있다. n채널 트랜지스터(56)는 게이트 전극(58) 및 소스/드레인(6O), (62)을 구비하고 있다. 또한, 64는 경계 영역(13)과 주변 회로 영역(14)을 분리하는 세미리세스 LOCOS 산화막이다.
메모리 셀 영역(12), 경계 영역(13) 및 주변 회로 영역(14)을 덮도록, 실리콘 기판(10)의 주표면에는 층간 절연막(66)이 형성되어 있다. 층간 절연막(66)에는 드레인(28), (34)을 각각 노출시키는 콘택트 홀이 설치되어 있다. 콘택트 홀에는 각각, 도전 재료(68), (70)가 충전되어 있다. 층간 절연막(66) 상에는 배선막(72)이 형성되어 있다. 배선막(72) 및 도전 재료(68), (70)에 의해, 드레인(28)과 드레인(34)과는 접속되어 있다.
층간 절연막(66) 상에는 층간 절연막(74)이 형성되어 있다. 층간 절연막(74) 상에는 다수의 배선막이 형성되어 있다. 이들 배선막을 덮도록, 층간 절연막(74) 상에는 층간 절연막(76)이 형성되어 있다. 층간 절연막(76) 상에는 비트선(80)이 형성되어 있다. 층간 절연막(66), (74), (76)에는 콘택트 홀이 형성되어 있다. 이들 콘택트 홀에는 도전 재료(82), (84), (86)가 충전되어 있다. 비트선(80)은 도전 재료(86), 패드층(88), 도전 재료(84), 패드층(90) 및 도전 재료(82)를 개재시켜 소스(26)와 접속되어 있다.
[제조 방법의 설명]
본 발명에 관련되는 반도체 기억 장치의 한 실시형태인 제조 방법의 일례를 설명한다. 우선, 도 2에 도시하는 바와 같이, 실리콘 나이트 라이드 등의 내산화 방지막이 형성된 실리콘 기판(1O)의 주표면에 다수의 트랜치를 형성한다. 그리고, 이들 트랜치에 L0COS법에 의해 산화막을 형성한다. 이로써, 두께 0.2μm 내지 O.7μm의 세미리세스 LOCOS 산화막(20), (21), (31), (40), (46), (64)을 완성한다.
다음으로, 도 3에 도시하는 바와 같이, 주변 회로 영역(14)의 n웰 형성 영역이 개구하도록, 두께 3.0μm 내지 8.Oμm의 레지스트 패턴(92)을 형성한다. 여기서, 세미리세스 LOCOS 산화막(64) 상의 레지스트 패턴(92)에는 가공 패턴의 조밀에 의한 근접 효과나 로딩 효과에 의해, 레지스트 패턴의 치수 오차(설계치로부터의 어긋남)나 레지스트 흐트러짐이 발생한다.
레지스트 패턴(92)을 마스크로 하여, 실리콘 기판(10)에 인을 주입하고, 웰 저항을 낮추기 위한 저저항층(94)을 형성한다. 주입 에너지는 5O0KeV 내지 3MeV이며, 도스량은 5E12 내지 5E13이다.
도 4에 도시하는 바와 같이, 주변 회로 영역(14)의 p웰 형성 영역이 개구하도록, 두께 3.0㎛ 내지 8.0㎛의 레지스트 패턴(96)을 형성한다. 여기서, 세미리세스 LOCOS 산화막(46) 상의 레지스트 패턴(96)에는 가공 패턴의 조밀에 의한 근접 효과나 로딩 효과에 의해 레지스트 패턴의 치수 오차(설계치로부터의 어긋남)이나 레지스트 흐트러짐이 발생한다.
레지스트 패턴(96)을 마스크로 하여, 실리콘 기판(10)에 붕소를 주입하여, 웰 저항을 낮추기 위한 저저항층(98)을 형성한다. 주입 에너지는 300KeV 내지 2MeV이며, 도스량은 5E12 내지 5E13이다.
도 5에 도시하는 바와 같이, 메모리 셀 영역(12), 경계 영역(13) 및 주변 회로 영역(14)의 n웰 형성 영역이 개구하도록, 두께 1.2㎛ 내지 2.5㎛의 레지스트 패턴(100)을 형성한다.
여기서, 레지스트 패턴(100) 중, 세미리세스 LOCOS 산화막(46), (64) 상의 부분에는 가공 패턴의 조밀에 의한 근접 효과나 로딩 효과에 의해 레지스트 패턴의 치수 오차(설계치로부터의 어긋남)나 레지스트 흐트러짐이 발생한다. 왜냐 하면, 메모리 셀 영역(12) 및 경계 영역(13)의 레지스트 패턴은 피치가 좁은 데 비해 주변 회로 영역(14)의 레지스트 패턴은 피치가 넓다. 세미리세스 LOCOS 산화막(46), (64)은 그 경계에 위치한다. 따라서, 레지스트 패턴(100) 중 세미리세스 LOCOS 산화막(46), (64) 상에 위치하는 부분이 근접 효과나 로딩 효과의 영향을 받는 것이다.
레지스트 패턴(100)을 마스크로 하여, 실리콘 기판(10)에 인을 주입하여, 우선 채널 컷층(102), (103), (104)을 형성한다. 세미리세스 LOCOS 산화막 하에서 기생 MOS 트랜지스터 동작을 막기 위함이다. 주입 에너지는 200KeV 내지 500KeV이며, 도스량은 3E12 내지 2E13이다.
다음으로, 레지스트 패턴(100)을 마스크로 하여, 실리콘 기판(10)에 인을 주입하여 펀치 스루 스토퍼층(106), (107), (108)을 형성한다. 트랜지스터의 단 채널 효과를 억제하기 위함이다. 주입 에너지는 100KeV 내지 200KeV이며, 도스량은 2E12 내지 1E13이다. 또한, 펀치 스루 스토퍼층(106), (107), (108)은 비소를 사용해도 형성할 수 있다. 그 때의 주입 에너지는 150KeV 내지 300KeV이며, 도스량은 2E12 내지 1E13이다.
다음으로, 레지스트 패턴(100)을 마스크로 하여, 실리콘 기판(10)에 이온을 주입하고, 채널 도프층(110), (111), (112)을 형성한다. 트랜지스터의 Vth를 조정하기 위함이다. 채널 도프층(110), (111), (112)은 이하의 (a), (b), (c)를 단독 또는 조합시킴으로서 형성된다.
(a) 인, 20KeV 내지 1O0KeV, 1E12 내지 1E13.
(b) 2플르오로화 붕소, 30KeV 내지 10OKeV, 1E12 내지 1E13.
(c) 붕소, 1OKeV 내지 50KeV, 1E12 내지 1E13.
이상의 공정에 의해, 메모리 셀 영역(12)에 채널 컷층(102), 펀치 스루 스토퍼층(106) 및 채널 도프층(110)을 포함하고, 또한 경계 영역(13)에 채널 컷층(103), 펀치 스루 스토퍼층(107) 및 채널 도프층(111)을 포함하는 n웰(18)이 완성한다. 주변 회로 영역(14)에서는, 저저항층(94), 채널 컷층(104), 펀치 스루 스토퍼층(108) 및 채널 도프층(112)을 포함하는 n웰(42)이 완성한다.
도 6에 도시하는 바와 같이, 메모리 셀 영역(12), 경계 영역(13) 및 주변 회로 영역(14)의 p웰 형성 영역이 개구하도록, 두께 1.2μm 내지 2.5μm의 레지스트 패턴(114)을 형성한다. 여기서, 레지스트 패턴(114) 중, 세미리세스 LOCOS 산화막(21), (64) 상의 부분에는 가공 패턴의 조밀에 의한 근접 효과나 로딩 효과에 의해, 레지스트 패턴의 치수 오차(설계치로부터의 어긋남)나 레지스트 흐트러짐이 발생한다.
레지스트 패턴(114)을 마스크로 하여, 실리콘 기판(1O)에 붕소를 주입하여 채널 컷층(116), (117), (118)을 형성한다. 주입 에너지는 10OKeV 내지 300KeV이며, 도스량은 3E12 내지 2E13이다.
다음으로, 레지스트 패턴(114)을 마스크로 하여, 실리콘 기판(1O)에 붕소를 주입하여 펀치 스루 스토퍼층(120), (121), (122)을 형성한다. 주입 에너지는 50KeV 내지 200KeV이며, 도스량은 2E12 내지 1E13이다. 또한, 펀치 스루 스토퍼층(120), (121), (122)은 주입 에너지에 따라서는, 채널 컷층(116), (117), (118)과 겹치게 된다. 이 경우는 1회 이온 주입에 의해, 양쪽 층을 겸하는 층을 형성할 수 있다.
다음으로, 레지스트 패턴(114)을 마스크로 하여, 실리콘 기판(10)에 이온을 주입하여 채널 도프층(124), (125), (126)을 형성한다. 채널 도프층(124), (125), (126)은 이하의 (a), (b), (c)를 단독 또는 조합시킴으로서 형성된다.
(a) 인, 20KeV 내지 100KeV, 1E12 내지 1E13.
(b) 1플르오로화 붕소, 3OKeV 내지 150KeV, 1E12 내지 1E13.
(c) 붕소, 10KeV 내지 150KeV, 1E12 내지 1E13.
이상의 공정에 의해, 메모리 셀 영역(12)에서는, 채널 컷층(116), 펀치 스루 스토퍼층(120) 및 채널 도프층(124)을 포함하는 p웰(16)이 완성한다. 경계 영역(13)에서는, 채널 컷층(117), 펀치 스루 스토퍼층(121) 및 채널 도프층(125)을 포함하는 p웰(19)이 완성한다. 주변 회로 영역(14)에서는, 저저항층(98), 채널 컷층(118), 펀치 스루 스토퍼층(122) 및 채널 도프층(126)을 포함하는 p웰(44)이 완성한다.
도 7에 도시하는 바와 같이, 통상의 프로세스 기술을 사용함으로서, n채널 트랜지스터(22), p채널 트랜지스터(30), 더미 트랜지스터(23), 더미 트랜지스터(33), p채널 트랜지스터(48), n채널 트랜지스터(56)를 형성한다. 또한, p웰(19)에는 p채널 트랜지스터의 형성 시에 사용된 이온 주입에 의해, 웰 콘택트 영역(38)이 형성된다.
더미 트랜지스터(33), (23)는 각각 메모리 셀 영역(12)의 n채널 트랜지스터(22), p채널 트랜지스터(30)와 같은 패턴(웰 폭, 웰 스페이스, 게이트 길이, 게이트 폭, 활성 영역 면적, 게이트 전극간 거리가 동일)을 하고 있다. 이로써, 메모리 셀 영역(12)의 소자 밀도와 경계 영역(13)의 소자 밀도를 동일하게 하고 있다.
도 7 중, 상술한 바와 같이, 근접 효과나 로딩 효과가 원인으로, 세미리세스 LOC0S 산화막(21), (64), (46) 하에 있어서, p웰(19), n웰(42), p웰(44)의 단부의 형성 위치에 어긋남이 생기고 있다. 그렇지만, 세미리세스 L0COS 산화막(21)에 의해 분리되는 더미 트랜지스터(23), (33)는 경계 영역(13)에 있다. 더미 트랜지스터(23), (33)의 불순물 영역(25), (27), (37), (39)은 플로팅이다. 따라서, p웰(19)이 n웰(18)에 들어가도 래치 업은 발생하지 않는다. 또, 세미리세스 L0COS 산화막(64), (46)은 주변 회로 영역(14)에 있다. 주변 회로 영역(14)은 일반적으로 면적에 여유가 있다. 따라서, 세미리세스 LOCOS 산화막의 분리 폭을 크게 함으로서 래치 업을 회피할 수 있다.
또한, 도 7에 있어서, 채널 컷층(1O2), (1O3), (104), (116), (117), (118), 펀치 스루 스토퍼층(106), (107), (108), (120), (121), (122), 채널 도프층(11O), (111), (1l2), (124), (125), (126)을 나타내는 선 도시는 생략되어 있다.
그리고, 통상의 프로세스 기술을 사용함으로서, 도 1에 도시하는 구조를 완성한다.
[웰의 구조 설명]
이 실시형태에 관련되는 반도체 기억 장치의 웰 구조를 농도의 관점에서 설명한다. 웰의 형성 조건은 뒤에 설명하는 [효과를 증명하는 실험 설명]의 표 1의 깊은 웰(B), 얕은 웰 난에서 나타내는 값이다.
도 11은 주변 회로 영역의 p웰 형성 영역으로의 4번째 이온 주입 후의 웰 농도를 도시하고 있다. 거리란 실리콘 기판의 주표면으로부터의 웰의 깊이 방향의 길이인 것이다. 또, 농도는 로그로 나타내고 있다. 따라서, 예를 들면, 17이란 1×1017개/cm2이다.
주변 회로 영역에서는, 주입 에너지 및 도스량이 다른 4번의 이온 주입으로 p웰을 형성하고 있다. 따라서, 웰의 깊이 방향을 따라 네개의 농도 피크(P1, P2, P3, P4)가 있다. P1은 채널 도프층, P2는 펀치 스루 스토퍼층, P3은 채널 컷층, P4는 웰 저항을 낮추기 위한 저저항층의 위치를 나타내고 있다. 이하에서 설명하는 그래프의 거리, 농도, 피크(P1, P2, P3, P4)는 도 11 중의 이들과 같은 의미이다.
도 12는 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하고 있다. p웰은 네개의 농도 피크(P1, P2, P3, P4)가 있음을 알 수 있다.
도 13은 주변 회로 영역의 n웰 형성 영역으로의 4번째 이온 주입 후의 웰 농도를 도시하고 있다. 주변 회로 영역에서는, 주입 에너지 및 도스량이 다른 4번의 이온 주입으로 n웰을 형성하고 있다. 따라서, 웰의 깊이 방향을 따라 네개의 농도 피크(P1, P2, P3, P4)가 있다. 또한, 도 14는 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하고 있다. n웰은 네개의 농도 피크(P1, P2, P3, P4)가 있음을 알 수 있다.
도 15는 메모리 셀 영역의 p웰 형성 영역으로의 세번째 이온 주입 후의 웰농도를 도시하고 있다. 메모리 셀 영역에서는, 주입 에너지 및 도스량이 다른 세번의 이온 주입으로 p웰을 형성하고 있다. 따라서, 웰의 깊이 방향을 따라 세개의 농도 피크(P1, P2, P3)가 있다. 또한, 도 16은 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하고 있다. p웰은 세개의 농도 피크(P1, P2, P3)가 있음을 알 수 있다.
도 17은 메모리 셀 영역의 n웰 형성 영역으로의 세번째 이온 주입 후의 웰 농도를 도시하고 있다. 메모리 셀 영역에서는, 주입 에너지 및 도스량이 다른 세번의 이온 주입으로 n웰을 형성하고 있다. 따라서, 웰의 깊이 방향을 따라 세개의 농도 피크(P1, P2, P3)가 있다. 또한, 도 18은 게이트 산화막을 형성하여, 게이트 전극이 되는 폴리실리콘막의 어닐 후에 측정한 웰 농도를 도시하고 있다. n웰은 세개의 농도 피크(P1, P2, P3)가 있음을 알 수 있다.
이 실시형태에 관련되는 반도체 기억 장치는 메모리 셀 영역(12)의 웰 깊이를 주변 회로 영역(14)의 웰 깊이에 비하여, 작게 하고 있는 것을 특징으로 하고 있다. 이로써, 래치 업의 발생 가능성을 낮게 하면서, 메모리 셀 영역의 n웰과 p웰과의 사이의 소자 분리 구조의 길이를 축소하고 있다. 이 이유를 설명한다.
(1) 래치 업은 기생 M0S의 리크 전류 또는 기판 전류와, 기판 저항과의 곱이 일정치 이상이 되면 발생한다. 기판 저항을 낮추기 위해서는, 깊은 웰을 형성할 필요가 있다. 레지스트 패턴의 두께와 웰 깊이와는 비례하고 있다. 따라서, 깊은 웰을 형성하기 위해서는, 레지스트 패턴의 두께를 크게 해야만 한다.
그러나, 두꺼운 레지스트 패턴으로 깊은 웰을 형성하면, 도 1에 도시하는 바와 같이, 주변 회로 영역(14)에 있어서, 예를 들면, 세미리세스 L0C0S 산화막(46) 하에서, n웰(42)과 p웰(44)이 크게 서로 겹치게 된다. 이 이유를 도 8을 사용하여 설명한다.
(2) 도 8은 소자 분리 구조(130) 상에, 레지스트 패턴(132)이 형성된 상태를 도시하고 있다. 136은 레지스트 단부 즉, 레지스트 패턴(132)의 단부를 나타내고 있다. 134는 설계 상의 레지스트 패턴을 나타내고 있다. 138은 레지스트 단부 즉, 설계 상의 레지스트 패턴(134)의 단부를 나타내고 있다.
부호(a)는 근접 효과나 로딩 효과에 의한 레지스트 단부 위치의 후퇴 거리를 나타내고 있다. 부호(b)는 레지스트 패턴을 백했을 시에 있어서의 레지스트 상단부의 수축 거리를 나타내고 있다. 레지스트 단부(136)의 상부는 레지스트 단부(138)의 상부에 비해, a+b만큼 형성 위치가 후퇴하고 있음을 알 수 있다.
140은 설계 상의 레지스트 패턴(134)을 마스크로 하여 웰을 형성한 경우에 있어서의 웰 단부를 나타내고 있다. 142는 레지스트 패턴(132)을 마스크로 하여 웰을 형성한 경우에 있어서의 웰 단부를 나타내고 있다. 웰 단부(142)의 상부는 웰 단부(14O)의 상부에 비해, 레지스트 단부(136)의 상부의 형성 위치가 후퇴한 영향을 받아, 부호(c)로 나타내는 거리만큼 전진하고 있다. 따라서, 옆 웰로의 입력이 커져 중복이 커진다. 이로써 생기는 영향을 도 9를 사용하여 설명한다.
도 9에 도시하는 바와 같이, p웰(150)과 n웰(152)과의 중복이 크면, p형 소스/드레인(154)과 p웰(150)과의 거리(d) 및 n형 소스/드레인(156)과 n웰(152)과의 거리(e)는 웰 형성 시의 이온의 주입 도스량에 의해, 한쪽 또는 모두 짧아진다. 이들 거리가 짧아짐으로서, 예를 들면, 거리(e)가 짧아진 경우, n형 소스/드레인(156)에서 p웰(150)을 통과해, n웰(152)에 도달하는 기생 MOS의 리크 전류가 흐르기 쉬워진다. 이것은 기생 M0S의 실효 채널 길이가 짧아지는 것에 기인한다. 이 기생 MOS의 리크 전류가 래치 업의 트리거 전류가 되는 경우가 있다.
한편, 두께가 작은 예를 들면, 2μm 이하의 레지스트 패턴으로 웰을 형성하면, 이 중복을 비교적 작게 할 수 있다. 왜냐 하면, 레지스트 패턴의 단부에, 레지스트 단부의 위치의 후퇴 거리(a)의 발생이나 레지스트 상단부의 수축 거리(b)의 발생이 생기지 않기 때문이다.
또한, 소자 분리 구조(158)의 길이(f)를 크게 하면, 거리(d), (e)를 짧게 하지 않아도 된다. 치수에 여유가 있는 주변 회로 영역에서는, 소자 분리 구조(158)의 길이(f)를 크게 할 수 있다. 그러나, 치수에 여유가 없는 메모리 셀 영역에서는, 소자 분리 구조(158)의 길이(f)를 크게 하면, 메모리 셀이 미세화라는 요청에 반하게 된다.
(3) 그런데, 주변 회로 영역에서는, 채널 폭이 크게 구동 능력이 높은 트랜지스터를 배치하기 때문에 기판 전류의 값이 크다. 따라서, 래치 업 방지를 위해서는 기판 저항을 낮출 필요가 있다. 따라서, 주변 회로 영역에서는, 웰 깊이를 크게 해야만 한다. 한편, 메모리 셀 영역에서는, 메모리 셀을 구성하는 트랜지스터의 사이즈가 작기 때문에, 기판 전류의 값이 작다 ．따라서, 기판 저항을 그 정도 낮추지 않아도 래치 업을 방지할 수 있다. 따라서, 메모리 셀 영역에서는, 웰의 깊이를 작게 할 수 있다.
이상으로, 메모리 셀 영역에서는, 웰 깊이를 작게 하고 있다. 이로써, p웰과 n웰과의 중복을 작게 하여 래치 업의 발생 가능성을 낮게 하고 있다.
[효과를 증명하는 실험 설명]
상기 효과를 증명하기 위한 실험을 행했다. 우선, 깊은 웰(깊이 2.0μm)이 형성되고, 또한 세미리세스 LOCOS 산화막 길이가 다른 다수의 샘플 및 얕은 웰(깊이 0.8μm)이 형성되고, 또한 세미리세스 LOC0S 산화막의 길이가 다른 다수의 샘플을 준비했다. 웰 형성 조건을 표 1에 나타낸다. 또한, 세미리세스 LOCOS 산화막의 막 두께는 0.4μm이다.
이들 샘플의 리크 전류를 측정했다. 측정 조건은 다음과 같다. n웰의 전위 5V, p웰의 전위 0V, n채널 트랜지스터의 소스 0V, 드레인 5V, n채널 트랜지스터의 게이트 5V의 조건 하, n웰에서 n채널 트랜지스터의 소스로 유입하는 전류를 측정했다. 또, n웰의 전위 5V, p웰의 전위 OV, p채널 트랜지스터의 소스 5V, 드레인 0V, p채널 트랜지스터의 게이트 0V의 조건 하, p웰에서 p채널 트랜지스터의 소스로 유입하는 전류를 측정했다.
그리고, 측정 결과를 도 10에 도시한다. 검은 동그라미는 깊은 웰(A)의 데이터를 나타내고, 하얀 동그라미는 깊은 웰(B)의 데이터를 나타내며, ×는 얕은 웰의 데이터를 나타내고 있다. 측정 결과를 고찰하기 전에, 우선, 거리(L1) 및 (L2)의 정의를 설명한다. 도 9에 도시하는 바와 같이, 소자 분리 구조(158)의 중앙을 통과하는 수직선(160)을 기준으로 하여, 이 수직선(160)에서 n형 소스/드레인(156)까지의 거리를 Ll, 수직선(160)에서 P형 소스/드레인(154)까지의 거리를 L2라 하고 있다. 따라서, 예를 들면, 0.5μm란 세미리세스 L0COS 산화막의 길이가 1.0μm의 샘플을 나타내고 있다.
도 10에 도시하는 바와 같이, 얕은 웰에서는 p웰, n웰 모두 거리가 0.5μm에 가까워져도, 리크 전류는 깊은 웰과 비교하여 낮은 값이 된다. 이것은 메모리 셀 영역의 웰 깊이를 주변 회로 영역의 웰 깊이보다 작게 하면, 메모리 셀 영역의 웰 깊이가 주변 회로 영역의 웰 깊이와 같은 경우에 비해, 메모리 셀 영역에서는 세미리세스 LOCOS 산화막의 길이를 작게 해도, 기생 M0S의 리크 전류가 증가하지 않아, 래치 업의 발생 가능성이 작은 것을 나타내고 있다.
[그 밖의 효과 설명]
(1) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, n웰(42)을 경계 영역(13)과 접촉하고, 또한 메모리 셀 영역(12)과 접촉하지 않도록 형성하는 것 및 경계 영역(13)에 더미 트랜지스터(23), (33)를 형성하는 것을 특징으로 한다. 이로써, 근접 효과나 로딩 효과로, 설령 세미리세스 L0COS 산화막(21), (64), (46) 하에 있어서, p웰(19), n웰(42), p웰(44)의 단부의 형성 위치에 어긋남이 생겨도, 래치 업의 내량이 저하하는 것을 방지할 수 있다.
(2) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, 경계 영역(13)에 웰 콘택트 영역(38)을 갖는다. 따라서, 경계 영역(13)이 웰 콘택트 영역(38)을 겸함으로서 SRAM의 소형화를 도모할 수 있다.
(3) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, p웰(19)과 p웰(44)과의 사이에 n웰(42)이 위치하고 있다. 이로써, p웰(19)과 p웰(44)을 분리할 수 있다. 따라서, p웰(44)에서 p웰(19)로 기판 전류의 유입을 막을 수 있어, 래치 업의 내량을 향상시킬 수 있다.
또, 실리콘 기판(10)은 p형이다. 이 구조면 메모리 셀 영역(12)의 p형 웰끼리가 실리콘 기판(10)을 개재시켜 연결되어, 웰의 저항이 낮추어진다. 이로써, 상대적으로 기판 전류가 큰 n채널 트랜지스터의 형성 영역의 기판 전위의 상승을 저감할 수 있다.
(4) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, 경계 영역(13)의 불순물 영역(25), (27), (37), (39)의 전위는 플로팅으로 되어 있다. 따라서, 웰에서 불순물 영역(25), (27), (37), (39)으로의 리크 경로를 단절할 수 있다. 경계 영역(13)의 불순물 영역(37), (39)을 n웰(42)과 같은 전위로 해도 같은 효과를 달성할 수 있다.
(5) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, n웰(18)의 깊이와 p웰(16)의 깊이가 동일하다. 따라서, 메모리 셀 영역(12)에 있어서, 웰의 깊이가 다른 것이 원인이 되는 트랜지스터끼리의 성능 언밸런스가 생길 일은 없다.
(6) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, p웰(16), n웰(18)은 세미리세스 L0COS 산화막보다 아래 위치까지 형성되어 있다. 따라서, p웰(16), n웰(18)을 웰 콘택트 영역(도시하지 않는다)에까지 연장할 수 있다. 따라서, p웰(16), n웰(18)을 각각 웰 콘택트 영역에 용이하게 접속할 수 있다.
(7) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, p웰(16) 및 n웰(18)이 세미리세스 L0C0S 산화막보다 아래 위치까지 형성되어 있다. 따라서 소스(26), (36) 및 드레인(28), (34)이 얕아지기 쉬운 것을 회피할 수 있다.
(8) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, p웰(16)에 형성된 소스(26) 및 드레인(28)의 깊이와, n웰(18)에 형성된 드레인(34) 및 소스(36)의 깊와는 동일하다. 이로써, 메모리 셀 영역(12)에 있어서, 소스, 드레인의 깊이가 다른 것이 원인이 되는 트랜지스터끼리의 성능 언밸런스가 생길 일은 없다.
(9) 도 1에 도시하는 바와 같이, 이 실시형태에 의하면, 메모리 셀 영역(12), 경계 영역(13), 주변 회로 영역(14)은 어느 것도 트윈 웰 구조이다. 따라서, n웰(42) 및 p웰(44)이 되는 영역에 각각 저저항층을 형성 후, n웰(18)이 되는 영역과 n웰(42)이 되는 영역에 동시에, 채널 컷층, 펀치 스루 스토퍼층, 채널 도프층을 형성하여, p웰(16), (19)이 되는 영역과 p웰(44)이 되는 영역에 동시에, 채널 컷층, 펀치 스루 스토퍼층, 채널 컷층을 형성할 수 있다. 이로써, 공정의 간략화를 도모할 수 있다.

Claims (10)

  1. 반도체 기판의 주 표면에, 주변 회로가 형성되는 주변 회로 영역 및 메모리 셀이 형성되는 메모리 셀 영역을 갖는 반도체 기억 장치에 있어서,
    상기 주변 회로 영역에 형성된 제 1 웰과,
    상기 메모리 셀 영역에 형성되어, 상기 제 1 웰 보다 깊이가 작은 제 1 도전형의 제 2 웰과,
    상기 메모리 셀 영역에 형성되어, 상기 제 2 웰과 접촉하고, 또한 상기 제 2 웰과 동일한 깊이의 제 2 도전형의 제 3 웰과,
    상기 메모리 셀 영역에 형성된 소자 분리 구조를 구비하고,
    상기 제 2 및 제 3의 웰은, 상기 소자 분리 구조 보다 아래 위치까지 형성되며,
    또한, 상기 주변 회로 영역과 상기 메모리 셀 영역과의 경계부에 위치하는 경계 영역과,
    상기 메모리 셀과 동일한 밀도로 상기 경계 영역에 형성되어, 상기 메모리 셀의 전계 효과 트랜지스터와 동일한 층에 있으며, 또한 소자로서 기능하지 않는 더미 소자를 구비하며,
    상기 제 1 웰은 상기 경계 영역과 접촉하고, 또한 상기 메모리 셀 영역과 접촉하지 않는, 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 경계 영역의 길이는, 상기 메모리 셀에서의 1.5셀-3셀 정도인, 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 경계 영역은, 웰 전위를 고정하기 위한 웰 접촉 영역을 갖는, 반도체 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 웰은 n형 웰과 p형 웰을 구비하는 한 쌍의 웰이며,
    상기 제 2 및 제 3 웰은 상기 경계 영역에도 형성되어 있으며,
    상기 제 2 또는 제 3 웰 중 p형측과 상기 제 1 웰의 p형 웰과의 사이에, 상기 제 1 웰의 n형 웰이 위치되어 있는, 반도체 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 기판은 p형인, 반도체 기억 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 웰은, 리트로 그레이드 웰인, 반도체 기억 장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 셀 영역에는 CMOS형 셀의 SRAM이 형성되어 있는, 반도체 기억 장치.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 및 제 3 웰의 깊이는 0.5μm-1.2μm인, 반도체 기억 장치.
  9. 반도체 기판의 주표면에 주변 회로 영역과, 메모리 셀 영역과, 상기 주변 회로 영역 및 상기 메모리 셀 영역의 경계부에 위치하는 경계 영역을 갖는 반도체 기억 장치의 제조 방법에 있어서,
    (a) 상기 주표면에 소자 분리 구조를 형성하는 공정과,
    (b) 상기 주변 회로 영역에만 불순물을 이온 주입하여, 상기 경계 영역과 접촉하고, 또한 상기 메모리 셀 영역과 접촉하지 않는 제 1 웰을 형성하는 공정과,
    (c) 상기 메모리 셀 영역에 불순물을 이온 주입하여, 상기 제 1 웰 보다 깊이가 작으며, 또한 상기 소자 분리 구조 보다 아래의 위치까지 형성된 제 1 도전형의 제 2 웰을 형성하는 공정과,
    (d) 상기 메모리 셀 영역에 불순물을 이온 주입하여, 상기 제 2 웰과 깊이가 동일하고, 또한 상기 소자 분리 구조 보다 아래의 위치에 상기 제 2 웰과 인접하게되도록 제 2 도전형의 제 3 웰을 형성하는 공정과,
    (e) 상기 메모리 셀 영역에 전계 효과 트랜지스터을 형성하는 공정을 구비하고,
    상기 공정(e)는, 상기 경계 영역에 상기 메모리 셀과 동일한 밀도로, 또한 소자로서 기능하지 않는 더미 소자를 형성하는 공정을 포함하는, 반도체 기억 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 공정(b)는, n형 웰과 p형 웰을 구비하는 한 쌍의 웰을 상기 n형 웰이 상기 경계 영역측에 위치하도록 형성하는 공정을 포함하며,
    상기 공정(c)는, 상기 경계 영역에도 상기 제 2 웰을 형성하는 공정을 포함하고,
    상기 공정(d)는, 상기 경계 영역에도 상기 제 3 웰을 형성하는 공정을 포함하며,
    상기 경계 영역의 상기 제 2 또는 제 3 웰 중에서, p형 측이 상기 주변 회로 영역측에 위치하도록 형성하는, 반도체 기억 장치의 제조 방법.
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