JPH01256125A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01256125A JPH01256125A JP63084748A JP8474888A JPH01256125A JP H01256125 A JPH01256125 A JP H01256125A JP 63084748 A JP63084748 A JP 63084748A JP 8474888 A JP8474888 A JP 8474888A JP H01256125 A JPH01256125 A JP H01256125A
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦ
ＥＴのソース領域又はドレイン領域に珪素膜を介在させ
て配線を接続する半導体集積回路装置に適用して有効な
技術に関するものである。
ＥＴのソース領域又はドレイン領域に珪素膜を介在させ
て配線を接続する半導体集積回路装置に適用して有効な
技術に関するものである。
本発明者が開発中のＤＲＡＭ（旦ｙｎａ＋ｏｉｃ Ｒａ
ｎｄ。
ｎｄ。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体集積
回路装置はメモリセル選択用ＭＩＳＦＥＴ及び情報蓄積
用容量素子からなるメモリセルを有している。前記メモ
リセルのメモリセル選択用ＭＩＳＦＥＴはＬＤ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎチ
ャネルで構成されている。情報蓄積用容量素子は、ｎ型
半導体領域（下部電極）の主面上に誘電体膜、プレート
電極（上部電極）の夫々を順次積層した所謂ブレーナ構
造で構成されている。メモリセルは、メモリセル選択用
ＭＩＳＦＥＴの一方の半導体領域と情報蓄積用容量素子
の下部電極とを接続した直列回路で構成されている。
回路装置はメモリセル選択用ＭＩＳＦＥＴ及び情報蓄積
用容量素子からなるメモリセルを有している。前記メモ
リセルのメモリセル選択用ＭＩＳＦＥＴはＬＤ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎチ
ャネルで構成されている。情報蓄積用容量素子は、ｎ型
半導体領域（下部電極）の主面上に誘電体膜、プレート
電極（上部電極）の夫々を順次積層した所謂ブレーナ構
造で構成されている。メモリセルは、メモリセル選択用
ＭＩＳＦＥＴの一方の半導体領域と情報蓄積用容量素子
の下部電極とを接続した直列回路で構成されている。
前記メモリセルのメモリセル選択用ＭＩＳＦＥ゛ｒの他
方の半導体領域は中間導電膜を介在させてデータ線に接
続されている。
方の半導体領域は中間導電膜を介在させてデータ線に接
続されている。
前記データ線はＤ ＲＡ Ｍの情報書込動作速度及び情
報読出動作速度の高速化を図るために低抵抗値のアルミ
ニウムを主体として形成されている。
報読出動作速度の高速化を図るために低抵抗値のアルミ
ニウムを主体として形成されている。
前記中間導１！膜は多結晶珪素膜で形成されている。中
間導電膜の一端側はメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極の側壁に形成されたサイドウオールスペーサに
規定された領域内において前記他メｊの半導体領域に接
続されている。サイドウオールスペーサはゲート電極の
側壁に自己整合で形成されるので、このサイドウオール
スペーサで規定された領域はゲート電極に対して自己整
合で形成されている。つまり、中間導電膜の一端側と他
方の半導体領域との接続位置はメモリセル選択用ＭＩ
５ＦＥＴのゲート電極に対して自己整合で形成されてい
る。中間導電膜の他端側はメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極上に引き伸されている。つまり、中間導
電膜の他端側は製造工程におけるマスク合せずれが生じ
てもデータ線と確実に接続できるように構成されている
。中間導電膜とゲート電極とは電気的に分離されている
。
間導電膜の一端側はメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極の側壁に形成されたサイドウオールスペーサに
規定された領域内において前記他メｊの半導体領域に接
続されている。サイドウオールスペーサはゲート電極の
側壁に自己整合で形成されるので、このサイドウオール
スペーサで規定された領域はゲート電極に対して自己整
合で形成されている。つまり、中間導電膜の一端側と他
方の半導体領域との接続位置はメモリセル選択用ＭＩ
５ＦＥＴのゲート電極に対して自己整合で形成されてい
る。中間導電膜の他端側はメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極上に引き伸されている。つまり、中間導
電膜の他端側は製造工程におけるマスク合せずれが生じ
てもデータ線と確実に接続できるように構成されている
。中間導電膜とゲート電極とは電気的に分離されている
。
前記中間導電膜は次の製造方法によって形成されている
。
。
まず、メモリセル選択用ＭＩＳＦＥＴの一方及び他方の
半導体領域（ソース領域及びドレイン領域）を形成する
。
半導体領域（ソース領域及びドレイン領域）を形成する
。
次に、メモリセル選択用ＭＩＳＦＥＴのゲート電極の側
壁にサイドウオールスペーサを形成する。
壁にサイドウオールスペーサを形成する。
この工程と同−工程又はその後の工程において。
前記サイドウオールスペーサで規定された領域内でメモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域上に接続
孔を形成する。
リセル選択用ＭＩＳＦＥＴの他方の半導体領域上に接続
孔を形成する。
次に、前記接続孔を通して、他方の半導体領域に接触す
るように多結晶珪素膜を堆積させる。多結晶珪素膜は抵
抗値を制御する不純物が導入されていないか或は低濃度
で不純物が導入されている。
るように多結晶珪素膜を堆積させる。多結晶珪素膜は抵
抗値を制御する不純物が導入されていないか或は低濃度
で不純物が導入されている。
次に、前記多結晶珪素膜に高濃度にｎ型不純物（Ｐ又は
Ａｓ）を導入し、この多結晶珪素膜を所定の低抵抗値に
制御する。
Ａｓ）を導入し、この多結晶珪素膜を所定の低抵抗値に
制御する。
次に、前記多結晶珪素膜を所定の形状にパターンニング
し、中間導電膜を形成する。
し、中間導電膜を形成する。
次に、前記中間導電膜上に眉間絶縁膜を形成し、この層
間絶縁膜の中間導電膜上に接続孔を形成する。そして、
前記接続孔を通して中間導電膜の表面に接触するように
層間絶縁膜上にデータ線を形成する。
間絶縁膜の中間導電膜上に接続孔を形成する。そして、
前記接続孔を通して中間導電膜の表面に接触するように
層間絶縁膜上にデータ線を形成する。
このように構成された中間導電膜は、メモリセル選択用
ＭＩＳＦＥＴの他方の半導体領域とデータ線との間の製
造工程におけるマスク合せずれを吸収することができる
。すなわち、中間導電膜は、見かけ上、ゲート電極に対
して自己整合でデータ線を他方の半導体領域に接続する
ことができるので、メモリセルの占有面積を縮小し、Ｄ
ＲＡＭの集積度を向上することができる特徴がある。
ＭＩＳＦＥＴの他方の半導体領域とデータ線との間の製
造工程におけるマスク合せずれを吸収することができる
。すなわち、中間導電膜は、見かけ上、ゲート電極に対
して自己整合でデータ線を他方の半導体領域に接続する
ことができるので、メモリセルの占有面積を縮小し、Ｄ
ＲＡＭの集積度を向上することができる特徴がある。
なお、このような中間導電膜を使用するＤＲＡＭについ
ては１例えば特願昭６２−２９０１１１号公報に記載さ
れている。
ては１例えば特願昭６２−２９０１１１号公報に記載さ
れている。
本発明者は、前述の開発中のＤＲＡＭを有する半導体集
積回路装置において１次の問題点を見出した。
積回路装置において１次の問題点を見出した。
前記ＤＲＡＭは、メモリセルのメモリセル選択用ＭＸＳ
ＦＥＴのソース領域及びドレイン領域を形成した後に中
間導電膜を形成している。ソース領域及びドレイン領域
は、半導体基板の主面部にｎ型不純物（Ａｓ又はＰ）を
イオン打込法で導入し、このｎ型不純物に引き伸し拡散
（アニール）処理を施すことによって形成されている。
ＦＥＴのソース領域及びドレイン領域を形成した後に中
間導電膜を形成している。ソース領域及びドレイン領域
は、半導体基板の主面部にｎ型不純物（Ａｓ又はＰ）を
イオン打込法で導入し、このｎ型不純物に引き伸し拡散
（アニール）処理を施すことによって形成されている。
中間導電膜は、同様に多結晶珪素膜にｎ型不純物を熱拡
散法又はイオン打込法で導入し、このｎ型不純物に活性
化処理を施すことによって形成されている。このため、
メモリセル選択用ＭＩＳＦＥＴのソース領域及びドレイ
ン領域が中間導電膜の活性化処理でさらに引き伸し拡散
される。また、メモリセル選択用ＭＩＳＦＥＴの少なく
とも他方の半導体領域は、中間導電膜に導入されたｎ型
不純物がさらに導入される。つまり、メモリセル選択用
ＭＩＳＦＥＴのソース領域、ドレイン領域のｐｎ接合が
深くなる（ｘｊが大きくなる）、このように形成される
メモリセル選択用Ｍ Ｉ Ｓ ＦＥＴは短チヤネル効果
が発生するので、ＤＲＡＭは集積度を向上できないとい
う問題が生じる。
散法又はイオン打込法で導入し、このｎ型不純物に活性
化処理を施すことによって形成されている。このため、
メモリセル選択用ＭＩＳＦＥＴのソース領域及びドレイ
ン領域が中間導電膜の活性化処理でさらに引き伸し拡散
される。また、メモリセル選択用ＭＩＳＦＥＴの少なく
とも他方の半導体領域は、中間導電膜に導入されたｎ型
不純物がさらに導入される。つまり、メモリセル選択用
ＭＩＳＦＥＴのソース領域、ドレイン領域のｐｎ接合が
深くなる（ｘｊが大きくなる）、このように形成される
メモリセル選択用Ｍ Ｉ Ｓ ＦＥＴは短チヤネル効果
が発生するので、ＤＲＡＭは集積度を向上できないとい
う問題が生じる。
また、前記中間溝ｉｌｌ！膜はフォトレジスト膜等のエ
ツチングマスクを用いてパターンニングされでいる。つ
まり、中間導電膜は、メモリセル選択用ＭＩＳＦＥＴの
ゲート電極との間に製造工程におけるマスク合せずれを
生じ、前記ゲート電極との重ね合せ量が変化する。中間
導電膜はデータ線に接続され、ゲート電極はワード線に
接続されてぃるので、前述の重ね合せ量の変化はデータ
線とワード線との間のカップリング容量の変化に等しい
。
ツチングマスクを用いてパターンニングされでいる。つ
まり、中間導電膜は、メモリセル選択用ＭＩＳＦＥＴの
ゲート電極との間に製造工程におけるマスク合せずれを
生じ、前記ゲート電極との重ね合せ量が変化する。中間
導電膜はデータ線に接続され、ゲート電極はワード線に
接続されてぃるので、前述の重ね合せ量の変化はデータ
線とワード線との間のカップリング容量の変化に等しい
。
このため、前記カップリング容量にばらつきが生じるの
で、情報読出動作や情報書込動作に誤動作が生じ易く、
ＤＲＡＭの電気的信頼性が低下するという開運が生じる
。
で、情報読出動作や情報書込動作に誤動作が生じ易く、
ＤＲＡＭの電気的信頼性が低下するという開運が生じる
。
また、前記中間導電膜は、ＤＲＡＭの高集積化によって
メモリセルアレイだけでなく周辺回路にも構成するよう
になってきた。本発明者が開発中のＤＲＡＭの周辺回路
は相補型ＭＩＳＦＥＴ（ＣＭＯ３）で構成されている。
メモリセルアレイだけでなく周辺回路にも構成するよう
になってきた。本発明者が開発中のＤＲＡＭの周辺回路
は相補型ＭＩＳＦＥＴ（ＣＭＯ３）で構成されている。
ｎチャネルＭＩ ５ＦＥＴのソース領域又はドレイン領
域に接続される中間導電膜はｎ型不純物を導入した多結
晶珪素膜で形成されている。ｐチャネルＭＩＳＦＥＴの
ソース領域又はドレイン領域に接続される中間導電膜は
ｐ型不純物を導入した多結晶珪素膜で形成されている。
域に接続される中間導電膜はｎ型不純物を導入した多結
晶珪素膜で形成されている。ｐチャネルＭＩＳＦＥＴの
ソース領域又はドレイン領域に接続される中間導電膜は
ｐ型不純物を導入した多結晶珪素膜で形成されている。
つまり、異なる導電型の不純物が導入された２種類の中
間導電膜を形成するには、２度の不純物導入工程と２度
のマスク形成工程とが必要となる。このため、半導体集
積回路装置の製造工程が増加し、戒は半導体集積回路装
置の製造時間が長くなるという問題があった。
間導電膜を形成するには、２度の不純物導入工程と２度
のマスク形成工程とが必要となる。このため、半導体集
積回路装置の製造工程が増加し、戒は半導体集積回路装
置の製造時間が長くなるという問題があった。
本発明の目的は、ＭＩＳＦＥＴのソース領域又はドレイ
ン領域に中間導電膜を介在させて配線を接続する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
ン領域に中間導電膜を介在させて配線を接続する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
本発明の他の目的は、前記ＭＩＳＦＥＴの短チヤネル効
果を防止することによって、前記目的を達成することが
可能な技術を提供することにある。
果を防止することによって、前記目的を達成することが
可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置において
、電気的信頼性を向上することが可能な技術を提供する
ことにある。
、電気的信頼性を向上することが可能な技術を提供する
ことにある。
本発明の他の目的は、前記Ｍ Ｉ Ｓ ＦＥＴのゲート
電極と中間導電膜どの間の製造工程におけるマスク合せ
ずれを低減することによって、前記目的を達成すること
が可能な技術を提供することにある。
電極と中間導電膜どの間の製造工程におけるマスク合せ
ずれを低減することによって、前記目的を達成すること
が可能な技術を提供することにある。
本発明の他の目的は、相補型Ｍ Ｉ Ｓ ＦＥＴの夫々
のソース領域又はドレイン領域に中間導電膜を介在させ
て配線を接続する半導体集積回路装置において、製造工
程を低減することが可能な技術を提供することにある。
のソース領域又はドレイン領域に中間導電膜を介在させ
て配線を接続する半導体集積回路装置において、製造工
程を低減することが可能な技術を提供することにある。
本発明の他の目的は、相補型ＭＩＳＦＥＴの夫々のソー
ス領域又はドレイン領域に中間導電膜を介在させて配線
を接続する半導体集積回路装置において、製造時間を短
縮することが可能な技術を提供することにある。
ス領域又はドレイン領域に中間導電膜を介在させて配線
を接続する半導体集積回路装置において、製造時間を短
縮することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
Ｍ Ｉ Ｓ ＦＥＴの半導体領域に中間導電膜を介在さ
せて配線を接続する半導体集積回路装置において、前記
半導体領域を形成する不純物を基板に導入した後珪素膜
を形成し、前記不純物の引き伸し拡散を施して基板に半
導体領域を形成すると共に、前記不純物を珪素膜に拡散
させて中間導電膜を形成する。
せて配線を接続する半導体集積回路装置において、前記
半導体領域を形成する不純物を基板に導入した後珪素膜
を形成し、前記不純物の引き伸し拡散を施して基板に半
導体領域を形成すると共に、前記不純物を珪素膜に拡散
させて中間導電膜を形成する。
また、相補型ＭＩＳＦＥＴの第］−導電型の半導体領域
、第２導電型の半導体領域の夫々に中間導電膜を介在さ
せて配線を接続する半導体集積回路装置において、前記
第１導電型、第２導電型の夫々の半導体領域を形成する
不純物を基板に導入した後珪素膜を形成し、前記不純物
の引き伸し拡散を施して基板に第１導電型、第２導電型
の夫々の半導体領域を形成すると共に、前記不純物を珪
素膜に拡散させて中間導電膜を形成する。
、第２導電型の半導体領域の夫々に中間導電膜を介在さ
せて配線を接続する半導体集積回路装置において、前記
第１導電型、第２導電型の夫々の半導体領域を形成する
不純物を基板に導入した後珪素膜を形成し、前記不純物
の引き伸し拡散を施して基板に第１導電型、第２導電型
の夫々の半導体領域を形成すると共に、前記不純物を珪
素膜に拡散させて中間導電膜を形成する。
また、前記不純物が拡散された珪素膜上に選択的にマス
クを形成し、このマスクを用い、不純物が拡散されてい
ない珪素膜を除去し、不純物が拡散されている珪素膜を
残存させて中間導電膜を形成する。
クを形成し、このマスクを用い、不純物が拡散されてい
ない珪素膜を除去し、不純物が拡散されている珪素膜を
残存させて中間導電膜を形成する。
上述した手段によれば、前記ＭＩＳＦＥＴの半導体領域
を１度の不純物の導入及び１度の引き伸し拡散で形成す
ることができるので、半導体領域のｐｎ接合を浅くし、
短チヤネル効果を防止することができると共に、中間導
電膜の抵抗値を制御することができるので、半導体領域
と配線とを導通させることができる。前記ＭＩＳＦＥＴ
の短チヤネル効果の防止は、半導体集積回路装置の集積
度を向上することができる。
を１度の不純物の導入及び１度の引き伸し拡散で形成す
ることができるので、半導体領域のｐｎ接合を浅くし、
短チヤネル効果を防止することができると共に、中間導
電膜の抵抗値を制御することができるので、半導体領域
と配線とを導通させることができる。前記ＭＩＳＦＥＴ
の短チヤネル効果の防止は、半導体集積回路装置の集積
度を向上することができる。
また、相補型ＭＩＳＦＥＴの第１半導体領域を形成する
不純物、第２半導体領域を形成する不純物の夫々を利用
して、相補型ＭＩＳＦＥＴの第１半導体領域、第２半導
体領域の夫々に接続される中間導電膜の抵抗値を制御す
ることができるので、第１半導体領域に接続される珪素
膜、第２半導体領域に接続される珪素膜の夫々に不純物
を導入する工程（２度のマスク形成工程及び２度の不純
物導入工程及び熱処理工程）に相当する分、半導体集積
回路装置の製造工程を低減することができる。
不純物、第２半導体領域を形成する不純物の夫々を利用
して、相補型ＭＩＳＦＥＴの第１半導体領域、第２半導
体領域の夫々に接続される中間導電膜の抵抗値を制御す
ることができるので、第１半導体領域に接続される珪素
膜、第２半導体領域に接続される珪素膜の夫々に不純物
を導入する工程（２度のマスク形成工程及び２度の不純
物導入工程及び熱処理工程）に相当する分、半導体集積
回路装置の製造工程を低減することができる。
また、第１半導体領域に接続される珪素膜に不純物を拡
散する工程と、第２半導体領域に接続される珪素膜に不
純物を拡散する工程とを実質的に同一製造工程で行うこ
とができるので、半導体集積回路装置の製造工程を低減
する（製造時間を短縮する）ことができる。
散する工程と、第２半導体領域に接続される珪素膜に不
純物を拡散する工程とを実質的に同一製造工程で行うこ
とができるので、半導体集積回路装置の製造工程を低減
する（製造時間を短縮する）ことができる。
また、前記不純物の拡散量に規定された寸法でＭＩＳＦ
ＥＴのゲート電極に対して自己整合で珪素膜をパターン
ニングすることができるので、製造工程におけるマスク
合せずれ量に相当する分、ＭＩＳＦＥＴのゲート電極と
中間導電膜との重ね合せ量の変化を低減することができ
る。この結果、前記ゲート電極と中間導電膜との間のカ
ップリング容量の変化量を低減することができるので、
半導体集積回路装置の電気的信頼性を向上することがで
きる。
ＥＴのゲート電極に対して自己整合で珪素膜をパターン
ニングすることができるので、製造工程におけるマスク
合せずれ量に相当する分、ＭＩＳＦＥＴのゲート電極と
中間導電膜との重ね合せ量の変化を低減することができ
る。この結果、前記ゲート電極と中間導電膜との間のカ
ップリング容量の変化量を低減することができるので、
半導体集積回路装置の電気的信頼性を向上することがで
きる。
以下、本発明の構成について、ＤＲＡＭを有する半導体
集積回路装置に本発明を適用した一実施例とともに説明
する。
集積回路装置に本発明を適用した一実施例とともに説明
する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
（実施例Ｉ）
本発明の実施例■である半導体集積回路装置のＤＲＡＭ
を第１図（要部断面図）で示す、第１図は、左側にメモ
リセルＭ、中央に周辺回路のｎチャネルＭＩＳＦＥＴＱ
ｎ、右側に周辺回路のｐチャネルＭＩＳＦＥＴＱＰの夫
々を示す。
を第１図（要部断面図）で示す、第１図は、左側にメモ
リセルＭ、中央に周辺回路のｎチャネルＭＩＳＦＥＴＱ
ｎ、右側に周辺回路のｐチャネルＭＩＳＦＥＴＱＰの夫
々を示す。
第１図に示すように、ＤＲＡＭを有する半導体集積回路
装置は単結晶珪素からなるｐ−型半導体基板１で構成さ
れている。
装置は単結晶珪素からなるｐ−型半導体基板１で構成さ
れている。
メモリセルＭはメモリセル選択用ＭＩＳＦＥＴＱｓと情
報蓄積用容量素子Ｃとの直列回路で構成されている。こ
のメモリセルＭは、フィールド絶縁膜３及びｐ型チャネ
ルストッパ領域４で規定された領域内において、半導体
基板ｌ（実際にはｐ型半導体領域５）の主面に構成され
ている。
報蓄積用容量素子Ｃとの直列回路で構成されている。こ
のメモリセルＭは、フィールド絶縁膜３及びｐ型チャネ
ルストッパ領域４で規定された領域内において、半導体
基板ｌ（実際にはｐ型半導体領域５）の主面に構成され
ている。
前記メモリセルＭの情報蓄積用容量素子Ｃは、ｎ°型半
導体領域（下部電極）６、誘電体膜７、プレート電極（
上部電極）８の夫々を順次重ね合せて構成されている。
導体領域（下部電極）６、誘電体膜７、プレート電極（
上部電極）８の夫々を順次重ね合せて構成されている。
つまり、情報蓄積用容量素子Ｃはプレーナ構造で構成さ
れている。
れている。
ｎ゛型半導体領域６はｐ型半導体領域５の主面部に設け
られている。このｐ型半導体領域５は半導体基板１の主
面部に設けられている。ｐ型半導体領域５は、半導体基
板１よりも高い不純物濃度で構成され、ｎ°型半導体領
域６とのｐｎ接合容量を増加し、情報蓄積用容量素子Ｃ
の電荷蓄積量を増加している。また、ｐ型半導体領域５
は、α線の入射で半導体基板１内に発生する少数キャリ
アに対するポテンシャルバリア領域を構成している。
られている。このｐ型半導体領域５は半導体基板１の主
面部に設けられている。ｐ型半導体領域５は、半導体基
板１よりも高い不純物濃度で構成され、ｎ°型半導体領
域６とのｐｎ接合容量を増加し、情報蓄積用容量素子Ｃ
の電荷蓄積量を増加している。また、ｐ型半導体領域５
は、α線の入射で半導体基板１内に発生する少数キャリ
アに対するポテンシャルバリア領域を構成している。
このｐ型半導体領域５は、チャネルストッパ領域４を形
成するｐ型不純物を横方向に拡散することによって形成
する。ｐ型半導体領域５はメモリセルアレイの実質的に
全面に設けられている。また、ｐ型半導体領域５は、チ
ャネルストッパ領域４と別の工程において、ｐ型不純物
を半導体基板１の主面部に導入することによって形成す
ることができる。
成するｐ型不純物を横方向に拡散することによって形成
する。ｐ型半導体領域５はメモリセルアレイの実質的に
全面に設けられている。また、ｐ型半導体領域５は、チ
ャネルストッパ領域４と別の工程において、ｐ型不純物
を半導体基板１の主面部に導入することによって形成す
ることができる。
前記誘電体膜７はｎ°型半導体領域６の主面上に構成さ
れている。誘電体膜７は１例えば酸化珪素膜や窒化珪素
膜の単層、又はそれらを重ね合せた複合膜で形成されて
いる。
れている。誘電体膜７は１例えば酸化珪素膜や窒化珪素
膜の単層、又はそれらを重ね合せた複合膜で形成されて
いる。
前記プレート電極８は、誘電体膜７上及びフィ−ルド絶
縁膜３上、つまりメモリセル選択用ＭＩＳＦＥＴＱｓの
形成領域以外のメモリセルアレイの全面に構成されてい
る。プレート電極８は例えばＣＶＤ法で堆積させた多結
晶珪素膜で形成されている。この多結晶珪素膜には抵抗
値を低減するｎ型不純物（Ｐ又はＡｓ）が導入されてい
る。プレート電極８は製造工程における第】−層目のゲ
ート配線形成工程によって形成されている。
縁膜３上、つまりメモリセル選択用ＭＩＳＦＥＴＱｓの
形成領域以外のメモリセルアレイの全面に構成されてい
る。プレート電極８は例えばＣＶＤ法で堆積させた多結
晶珪素膜で形成されている。この多結晶珪素膜には抵抗
値を低減するｎ型不純物（Ｐ又はＡｓ）が導入されてい
る。プレート電極８は製造工程における第】−層目のゲ
ート配線形成工程によって形成されている。
前記メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ型半導体
領域５、ゲート絶縁膜１０、ゲート電ｔ’ｉｌｌ。
領域５、ゲート絶縁膜１０、ゲート電ｔ’ｉｌｌ。
ソース領域又はドレイン領域である一対のｎ型半導体領
域１３及び一対のｎ°型半導体領域１６で構成されてい
る。
域１３及び一対のｎ°型半導体領域１６で構成されてい
る。
前記ｐ型半導体領域５はチャネル形成領域として使用さ
れる。
れる。
ゲート絶縁膜１０はｐ型半導体領域５の主面上に設けら
れている。ゲート絶縁膜１０は例えばＰ型半導体領域５
の主面に熱酸化処理を施して形成した酸化珪素膜で形成
されている。
れている。ゲート絶縁膜１０は例えばＰ型半導体領域５
の主面に熱酸化処理を施して形成した酸化珪素膜で形成
されている。
ゲート電極１１はゲート絶＃膜１０上に設けられている
。ゲート電極１１は多結晶珪素膜上に高融点金属シリサ
イド（ＷＳｉ、、Ｍｏ５ｉｚ、ＴａＳｉ、、Ｔｉ５ｉ２
）膜を積層した複合膜で構成されている。ゲート電極１
１はこの複合膜に限定されない。例えば、ゲート電極１
１は、多結晶珪素膜、高融点金属シリサイド膜或は高融
点金属（Ｗ ｔ Ｍ ｏ ｔ Ｔ ａ ｔ Ｔ ｘ ）
膜の単層。
。ゲート電極１１は多結晶珪素膜上に高融点金属シリサ
イド（ＷＳｉ、、Ｍｏ５ｉｚ、ＴａＳｉ、、Ｔｉ５ｉ２
）膜を積層した複合膜で構成されている。ゲート電極１
１はこの複合膜に限定されない。例えば、ゲート電極１
１は、多結晶珪素膜、高融点金属シリサイド膜或は高融
点金属（Ｗ ｔ Ｍ ｏ ｔ Ｔ ａ ｔ Ｔ ｘ ）
膜の単層。
又は多結晶珪素膜上に高融点金属膜を積層した複合膜で
構成してもよい。ゲート電極１１はそのゲート幅方向に
おいてワード線（ＷＬ）１１と一体に構成されている。
構成してもよい。ゲート電極１１はそのゲート幅方向に
おいてワード線（ＷＬ）１１と一体に構成されている。
ワード線１１はフィールド絶縁膜３」二及びプレート電
極８上を延在するように構成されている。ワード線１１
とプレート電極８とは層間絶縁膜９によって電気的に分
離されている。ゲート電極１１、ワード線１１の夫々は
製造工程における第２層目のゲート配線形成工程によっ
て形成されている。
極８上を延在するように構成されている。ワード線１１
とプレート電極８とは層間絶縁膜９によって電気的に分
離されている。ゲート電極１１、ワード線１１の夫々は
製造工程における第２層目のゲート配線形成工程によっ
て形成されている。
低不純物濃度のｎ型半導体領域１３は、高不純物濃度の
ｎ゛型半導体領域１Ｂと一体に構成され、チャネル形成
領域側に設けられている。このｎ型半３３体領域１３は
ＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱＳを構成
する。ｎ型半導体領域１３はゲート電極１１に対して自
己整合で形成されている。高不純物濃度のｎ°型半導体
領域１６は、サイドウオールスペーサ１５を介在させて
ゲート電極１１に対して自己整合で形成されている。一
対のｄ型半導体領域１６のうち一方のｎ°型半導体領域
１６は前記情報蓄積用容量素子Ｃのゴ型半導体領域（下
部電極）６に電気的に接続されている。サイドウオール
スペーサ１５はゲート電極１１の側壁にそれに対して自
己整合で形成されている。
ｎ゛型半導体領域１Ｂと一体に構成され、チャネル形成
領域側に設けられている。このｎ型半３３体領域１３は
ＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱＳを構成
する。ｎ型半導体領域１３はゲート電極１１に対して自
己整合で形成されている。高不純物濃度のｎ°型半導体
領域１６は、サイドウオールスペーサ１５を介在させて
ゲート電極１１に対して自己整合で形成されている。一
対のｄ型半導体領域１６のうち一方のｎ°型半導体領域
１６は前記情報蓄積用容量素子Ｃのゴ型半導体領域（下
部電極）６に電気的に接続されている。サイドウオール
スペーサ１５はゲート電極１１の側壁にそれに対して自
己整合で形成されている。
このように構成されるメモリセルＭのメモリセル選択用
ＭＩＳＦＥＴＱ８の他方のｎ゛型！ト導体領域１６には
中間導電膜１９Ａを介在させて相補性データ線（ＤＬ）
２３が電気的に接続されている。この他方のｎ゛型半導
体領域１６は、相補性データ線２３の延在する方向にお
いて隣接する他のメモリセルＭのメモリセル選択用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの他方のｎ°型半導体領域
１６と一体に構成されている（共有されている）。
ＭＩＳＦＥＴＱ８の他方のｎ゛型！ト導体領域１６には
中間導電膜１９Ａを介在させて相補性データ線（ＤＬ）
２３が電気的に接続されている。この他方のｎ゛型半導
体領域１６は、相補性データ線２３の延在する方向にお
いて隣接する他のメモリセルＭのメモリセル選択用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの他方のｎ°型半導体領域
１６と一体に構成されている（共有されている）。
前記中間導電膜１９Ａの一端側は、サイドウオールスペ
ーサ１５で規定された領域内において、接続孔１８を通
して他方のｎ°型半導体領域１６に接続されている。前
記サイドウオールスペーサ１５はメモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極１１に対して自己整合で形成
されているので、接続孔１８、中間導電ｆｆ１ｌ１９Ａ
の一端側の夫々はゲート電極ｌｌに対して自己整合で形
成されている。中間導電膜１９Ａの他端側はサイドウオ
ールスペーサ１５に沿ってゲート電極１１の上部まで延
在している。中間導電膜１９Ａとゲート電極１１とは層
間絶Ｒ膜１２によって電気的に分離されている。この中
間導電膜１９Ａは、例えば抵抗値を低減するｎ型不純物
（Ｐ又はＡｓ）が導入されていないか又は低濃度で不純
物が導入された多結晶珪素膜をＣＶＤ法で堆積させた後
、この多結晶珪素膜にｎ型不純物を導入することによっ
て形成されている。多結晶珪ｉｓは例えば１０００〜２
０００［人］程度の膜厚で形成されている。この多結晶
珪素膜へのｎ型不純物の導入はｎ゛型半導体領域１６か
ら（基板側から）行われている。すなわち、中間導電１
１！Ｊ１９Ａの他端側は、ｎ型不純物の拡ｆ＆量で規定
される寸法で構成されており、ゲート電極１１に対する
製造工程におけるマスク合せずれがない、中間導電膜１
９Ａ上にそれと同様のパターンで設けられたマスク２０
は、中間導電膜１９Ａをゲート電極１１に対して自己整
合でパターンニングするように構成されている。マスク
２０は、例えば中間導電膜１９Ａである多結晶珪素膜の
表面に熱酸化処理を施して形成した酸化珪素膜で形成す
る。前記中間導電膜１９Ａは製造工程における第３層目
のゲート配線形成工程によって形成されている。
ーサ１５で規定された領域内において、接続孔１８を通
して他方のｎ°型半導体領域１６に接続されている。前
記サイドウオールスペーサ１５はメモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極１１に対して自己整合で形成
されているので、接続孔１８、中間導電ｆｆ１ｌ１９Ａ
の一端側の夫々はゲート電極ｌｌに対して自己整合で形
成されている。中間導電膜１９Ａの他端側はサイドウオ
ールスペーサ１５に沿ってゲート電極１１の上部まで延
在している。中間導電膜１９Ａとゲート電極１１とは層
間絶Ｒ膜１２によって電気的に分離されている。この中
間導電膜１９Ａは、例えば抵抗値を低減するｎ型不純物
（Ｐ又はＡｓ）が導入されていないか又は低濃度で不純
物が導入された多結晶珪素膜をＣＶＤ法で堆積させた後
、この多結晶珪素膜にｎ型不純物を導入することによっ
て形成されている。多結晶珪ｉｓは例えば１０００〜２
０００［人］程度の膜厚で形成されている。この多結晶
珪素膜へのｎ型不純物の導入はｎ゛型半導体領域１６か
ら（基板側から）行われている。すなわち、中間導電１
１！Ｊ１９Ａの他端側は、ｎ型不純物の拡ｆ＆量で規定
される寸法で構成されており、ゲート電極１１に対する
製造工程におけるマスク合せずれがない、中間導電膜１
９Ａ上にそれと同様のパターンで設けられたマスク２０
は、中間導電膜１９Ａをゲート電極１１に対して自己整
合でパターンニングするように構成されている。マスク
２０は、例えば中間導電膜１９Ａである多結晶珪素膜の
表面に熱酸化処理を施して形成した酸化珪素膜で形成す
る。前記中間導電膜１９Ａは製造工程における第３層目
のゲート配線形成工程によって形成されている。
前記相補性データ線２３は、層間絶縁膜２１及びマスク
２０に形成された接続孔２２を通して中間導電膜１９Ａ
の表面に接続するように、層間絶縁膜２１上に設けられ
ている。相補性データ線２３は、情報書込動作及び情報
読出動作の高速化を図るために、アルミニウムを主体と
して形成されている。つまり。
２０に形成された接続孔２２を通して中間導電膜１９Ａ
の表面に接続するように、層間絶縁膜２１上に設けられ
ている。相補性データ線２３は、情報書込動作及び情報
読出動作の高速化を図るために、アルミニウムを主体と
して形成されている。つまり。
相補性データ線２３は、例えばＳｉ又は及びＣｕが添加
されたアルミニウム膜や、高融点金属膜上にアルミニウ
ム膜を積層した複合膜で形成されている。相補性データ
線２３は製造工程における第１層目の配線形成工程によ
って形成されている。
されたアルミニウム膜や、高融点金属膜上にアルミニウ
ム膜を積層した複合膜で形成されている。相補性データ
線２３は製造工程における第１層目の配線形成工程によ
って形成されている。
前記相補性データ線２３上には層間絶縁膜２４を介在さ
せてシャント用ワード線（ＷＬ）２５が設けられている
。シャント用ワードＩ！２５は、図示しないが、第１層
目の配線形成工程で形成された中間導電膜を介在させて
前記ワード線１１と電気的に接続されている。このシャ
ント用ワード線２５は、ワード線１１の比抵抗値を低減
し、情報書込動作及び情報読出動作速度の高速化を図る
ことができるように構成されている。シャント用ワード
線２５は製造工程における第２層目の配線形成工程によ
って形成されている。
せてシャント用ワード線（ＷＬ）２５が設けられている
。シャント用ワードＩ！２５は、図示しないが、第１層
目の配線形成工程で形成された中間導電膜を介在させて
前記ワード線１１と電気的に接続されている。このシャ
ント用ワード線２５は、ワード線１１の比抵抗値を低減
し、情報書込動作及び情報読出動作速度の高速化を図る
ことができるように構成されている。シャント用ワード
線２５は製造工程における第２層目の配線形成工程によ
って形成されている。
周辺回路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
は、フィールド絶縁膜３及びチャネル形成領域４で規定
された領域内において、半導体基板１の主面に構成され
ている。つまり、ｎチャネルＭＩＳＦＥＴＱｎは、主に
、半導体基板１、ゲート絶縁膜１０゜ゲート電極１１、
ソース領域及びドレイン領域である一対のｎ型半導体領
域１３及び一対のゴ型半導体領域１６で構成されている
。このｎチャネルＭＩＳＦＥＴＱｎはメモリセル選択用
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓと実質的に同様のＬＤ
Ｄ構造で構成されている。
は、フィールド絶縁膜３及びチャネル形成領域４で規定
された領域内において、半導体基板１の主面に構成され
ている。つまり、ｎチャネルＭＩＳＦＥＴＱｎは、主に
、半導体基板１、ゲート絶縁膜１０゜ゲート電極１１、
ソース領域及びドレイン領域である一対のｎ型半導体領
域１３及び一対のゴ型半導体領域１６で構成されている
。このｎチャネルＭＩＳＦＥＴＱｎはメモリセル選択用
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓと実質的に同様のＬＤ
Ｄ構造で構成されている。
また、ゲート長方向に隣接するｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ ｎの夫々の一方のゴ型半導体領域１６は一体
に構成されている（共有されている）。
Ｔ Ｑ ｎの夫々の一方のゴ型半導体領域１６は一体
に構成されている（共有されている）。
このように構成されるｎチャネルＭＩＳＦＥＴＱｎのゴ
型半導体領域１６には中間導電膜１９Ａを介在させて配
線２３が接続されている。中間導電膜１９Ａは、メモリ
セル選択用ＭＩｓＦＥＴＱｓの他方のｎ°型半導体領域
１６に接続される中間導電膜１９Ａと同様に、ｎ型不純
物が導入された多結晶珪素膜で構成されている。配線２
３は前記相補型データ線２３と同一製造工程で形成され
ている。
型半導体領域１６には中間導電膜１９Ａを介在させて配
線２３が接続されている。中間導電膜１９Ａは、メモリ
セル選択用ＭＩｓＦＥＴＱｓの他方のｎ°型半導体領域
１６に接続される中間導電膜１９Ａと同様に、ｎ型不純
物が導入された多結晶珪素膜で構成されている。配線２
３は前記相補型データ線２３と同一製造工程で形成され
ている。
周辺回路のｐチャネルＭＩＳＦＥＴＱＰは、フィールド
絶縁膜３で規定された領域内において、π型ウェル領域
２の主面に構成されている。π型ウェル領域２は、ｐチ
ャネルＭＩＳＦＥＴＱＰ形成領域において、半導体基板
１の主面部に設けられている。ｐチャネルＭＩＳＦＥＴ
Ｑｐは、主に。
絶縁膜３で規定された領域内において、π型ウェル領域
２の主面に構成されている。π型ウェル領域２は、ｐチ
ャネルＭＩＳＦＥＴＱＰ形成領域において、半導体基板
１の主面部に設けられている。ｐチャネルＭＩＳＦＥＴ
Ｑｐは、主に。
π型ウェル領域２（チャネル形成領域）、ゲート絶縁膜
１０、ゲート電極１１、ソース領域及びドレイン領域で
ある一対のｐ型半導体領域１４及び一対のｐ゛型半導体
領域１７で構成されている。このｐチャネルＭＩＳＦＥ
ＴＱｐはメモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ルＭＩＳＦＥＴＱｎの夫々と同様にＬＤＤ構造で構成さ
れている。また、ゲート長方向に隣接するｐチャネルＭ
ＩＳＦＥＴＱＰの夫々の一方のｐ°型半導体領域１７は
一体に構成されている（共有されている）。
１０、ゲート電極１１、ソース領域及びドレイン領域で
ある一対のｐ型半導体領域１４及び一対のｐ゛型半導体
領域１７で構成されている。このｐチャネルＭＩＳＦＥ
ＴＱｐはメモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ルＭＩＳＦＥＴＱｎの夫々と同様にＬＤＤ構造で構成さ
れている。また、ゲート長方向に隣接するｐチャネルＭ
ＩＳＦＥＴＱＰの夫々の一方のｐ°型半導体領域１７は
一体に構成されている（共有されている）。
このように構成されるｐチャネルＭＩＳＦＥＴＱｐのｐ
°型半導体領域１７には中間導電膜１９Ｂを介在させて
配線２３が接続されている。中間導電膜１９Ｂは、メモ
リセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥ
ＴＱｎの夫々のゴ型半導体領域１６に接続される中間導
電膜１９Ａと異なり、ｐ型不純物（Ｂ Ｆ、又はＢ）が
導入された多結晶珪素膜で構成されている。中間導電膜
１９Ｂの基本的な構造は中間導電膜１９Ａと同様であり
、中間導電膜１９Ａと中間導電膜１９Ｂとは導入される
不純物の導電型だけが異なっている。配線２３は前記相
補型データ線２３と同一製造工程で形成されている。
°型半導体領域１７には中間導電膜１９Ｂを介在させて
配線２３が接続されている。中間導電膜１９Ｂは、メモ
リセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥ
ＴＱｎの夫々のゴ型半導体領域１６に接続される中間導
電膜１９Ａと異なり、ｐ型不純物（Ｂ Ｆ、又はＢ）が
導入された多結晶珪素膜で構成されている。中間導電膜
１９Ｂの基本的な構造は中間導電膜１９Ａと同様であり
、中間導電膜１９Ａと中間導電膜１９Ｂとは導入される
不純物の導電型だけが異なっている。配線２３は前記相
補型データ線２３と同一製造工程で形成されている。
次に、このように構成される半導体集積回路装置の製造
方法について、第２図乃至第１１図（各製造工程毎に示
す要部断面図）を用いて簡単に説明する。
方法について、第２図乃至第１１図（各製造工程毎に示
す要部断面図）を用いて簡単に説明する。
まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。
る。
次に、ｐチャネルＭＩＳＦＥＴＱＰ形成領域において、
半導体基板１の主面部にｎ−型ウェル領域２を形成する
。
半導体基板１の主面部にｎ−型ウェル領域２を形成する
。
次に、第２図に示すように、半導体素子形成領域間にお
いて、半導体基板１の主面」二、ウェル領域２の主面上
の夫々にフィールド絶縁膜３を形成する。このフィール
ド絶縁膜３を形成する工程と略同−製造工程によって、
フィールド絶ａ膜３下の半導体基板１の主面部にｐ型チ
ャネルストッパ領域４を形成する。また、メモリセルア
レイ形成領域において、前記チャネルストッパ領域４を
形成する工程と同−製造工程或はその前或はその後に、
半導体基板１の主面部にｐ型半導体領域５を形成する。
いて、半導体基板１の主面」二、ウェル領域２の主面上
の夫々にフィールド絶縁膜３を形成する。このフィール
ド絶縁膜３を形成する工程と略同−製造工程によって、
フィールド絶ａ膜３下の半導体基板１の主面部にｐ型チ
ャネルストッパ領域４を形成する。また、メモリセルア
レイ形成領域において、前記チャネルストッパ領域４を
形成する工程と同−製造工程或はその前或はその後に、
半導体基板１の主面部にｐ型半導体領域５を形成する。
ｐ型半導体領域５はメモリセルアレイ形成領域の全面に
形成される。
形成される。
次に、メモリセルＭの情報蓄積用容量素子Ｃの形成領域
において、ｐ型半導体領域５の主面部にｎ°型半導体領
域６を形成する。
において、ｐ型半導体領域５の主面部にｎ°型半導体領
域６を形成する。
次に、少なくとも前記ｎ°型半導体領域６の主面上に誘
電体膜７を形成する。そして、第３図に示すように、メ
モリセルアレイ形成領域において、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓ形成領域を除き、前記誘電体膜７上及び
フィールド絶縁膜３ Ｊ、ｉ。
電体膜７を形成する。そして、第３図に示すように、メ
モリセルアレイ形成領域において、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓ形成領域を除き、前記誘電体膜７上及び
フィールド絶縁膜３ Ｊ、ｉ。
にプレート電極８を形成する。このプレート電極８を形
成する工程によって、ｎ゛型半導体領域６、誘電体膜７
及びプレート電極８で構成された情報蓄積用容量素子Ｃ
が完成する。
成する工程によって、ｎ゛型半導体領域６、誘電体膜７
及びプレート電極８で構成された情報蓄積用容量素子Ｃ
が完成する。
次に、前記プレート電極８の表面を覆うように眉間絶縁
膜９を形成すると共に、ＭＩＳＦＥＴ形成領域のｐ型半
導体領域５、半導体基板１、ウェル領域２の夫々の主面
上にゲート絶縁膜１０を形成する。
膜９を形成すると共に、ＭＩＳＦＥＴ形成領域のｐ型半
導体領域５、半導体基板１、ウェル領域２の夫々の主面
上にゲート絶縁膜１０を形成する。
次に、第４図に示すように、前記ゲート絶縁膜１０上に
ゲート電極１１を形成すると共に、メモリセルアレイ形
成領域のフィールド絶縁膜３上及び層間絶縁膜９上にワ
ード線（Ｗ Ｌ ）１１を形成する。ゲート電極１１．
ワード線１１の夫々は、多結晶珪素膜１１Ａ上に高融点
金属シリサイド膜１１Ｂを積層した複合膜で形成されて
いる。多結晶珪素膜１１Ａは例えばＣＶＤ法で堆積させ
、２０００〜３０００ （人］程度の膜厚で形成する。
ゲート電極１１を形成すると共に、メモリセルアレイ形
成領域のフィールド絶縁膜３上及び層間絶縁膜９上にワ
ード線（Ｗ Ｌ ）１１を形成する。ゲート電極１１．
ワード線１１の夫々は、多結晶珪素膜１１Ａ上に高融点
金属シリサイド膜１１Ｂを積層した複合膜で形成されて
いる。多結晶珪素膜１１Ａは例えばＣＶＤ法で堆積させ
、２０００〜３０００ （人］程度の膜厚で形成する。
多結晶珪素膜１１Ａには例えばｎ型不純物（Ｐ、Ａｓ又
はｐ型不純物二Ｂ）が導入されている。このｎ型不純物
は多結晶珪素膜１１Ａの抵抗値を低減することができる
。高融点金属シリサイド膜１１Ｂは例えばスパッタ法で
堆積させ、２０００〜３０００［入］程度の膜厚で形成
する。高融点金属シリサイド膜１１Ｂ上には層間絶縁膜
１２が形成されている。この層間絶縁膜１２は例えばＣ
ＶＤ法で堆積させた酸化珪素膜で形成し、２０００〜４
０００［人］程度の膜厚で形成する。前記ゲート電極１
１及び層間絶縁膜１２は、ＲＩＥ等の異方性エツチング
を用い、同一製造工程でパターンニング（重ね切り）す
ることによって形成されている。
はｐ型不純物二Ｂ）が導入されている。このｎ型不純物
は多結晶珪素膜１１Ａの抵抗値を低減することができる
。高融点金属シリサイド膜１１Ｂは例えばスパッタ法で
堆積させ、２０００〜３０００［入］程度の膜厚で形成
する。高融点金属シリサイド膜１１Ｂ上には層間絶縁膜
１２が形成されている。この層間絶縁膜１２は例えばＣ
ＶＤ法で堆積させた酸化珪素膜で形成し、２０００〜４
０００［人］程度の膜厚で形成する。前記ゲート電極１
１及び層間絶縁膜１２は、ＲＩＥ等の異方性エツチング
を用い、同一製造工程でパターンニング（重ね切り）す
ることによって形成されている。
次に、メモリセルアレイ形成領域及びｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎの形成領域において、ｐ型半
導体領域５の主面部、半導体基板１の主面部の夫々にｎ
型不純物１３Ａを導入する。ｎ型不純物１３Ａは、例え
ば１０１３［ａｔｏｍｓ／ａｍ”］程度のＰを用い。
Ｓ Ｆ Ｅ Ｔ Ｑ ｎの形成領域において、ｐ型半
導体領域５の主面部、半導体基板１の主面部の夫々にｎ
型不純物１３Ａを導入する。ｎ型不純物１３Ａは、例え
ば１０１３［ａｔｏｍｓ／ａｍ”］程度のＰを用い。
７０〜９０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。ｎ型不純物１３Ａは、プレート電極８、ゲー
ト電極１１（又は及び層間絶縁膜１２）、フィールド絶
縁膜３の夫々をマスクとして用いるので、それらに対し
て自己整合で導入される。
導入する。ｎ型不純物１３Ａは、プレート電極８、ゲー
ト電極１１（又は及び層間絶縁膜１２）、フィールド絶
縁膜３の夫々をマスクとして用いるので、それらに対し
て自己整合で導入される。
次に、第５図に示すように、ｐチャネルＭＩＳＦＥＴＱ
ｐの形成領域において、ウェル領域２の主面部にｎ型不
純物１４Ａを導入する。Ｐ型不純物１４Ａは、例えば１
０１３［ａｔｏＩＩｌｓ／ａｎ”コ程度のＢＦ、を用い
−７０〜９０［ＫｅＶ］程度のエネルギのイオン打込法
で導入する。ｎ型不純物１４Ａは、ゲート電極１１（又
は及び層間絶縁膜１２）、フィールド絶縁膜３の夫々を
マスクとして用いるので、それらに対して自己整合で導
入される。
ｐの形成領域において、ウェル領域２の主面部にｎ型不
純物１４Ａを導入する。Ｐ型不純物１４Ａは、例えば１
０１３［ａｔｏＩＩｌｓ／ａｎ”コ程度のＢＦ、を用い
−７０〜９０［ＫｅＶ］程度のエネルギのイオン打込法
で導入する。ｎ型不純物１４Ａは、ゲート電極１１（又
は及び層間絶縁膜１２）、フィールド絶縁膜３の夫々を
マスクとして用いるので、それらに対して自己整合で導
入される。
次に、前記ゲート電極１１（ワードａｌｌも含む）の側
壁にサイドウオールスペーサ１５を形成する。サイドウ
オールスペーサ１５は、例えば層間絶縁膜１２上を含む
基板全面にＣＶＤ法で酸化珪素膜を堆積し、この酸化珪
素膜にＲＩＥ等の異方性エツチングを施すことによって
形成することができる。したがって、サイドウオールス
ペーサ１５はゲート電極１１の側壁にそれに対して自己
整合で形成される。
壁にサイドウオールスペーサ１５を形成する。サイドウ
オールスペーサ１５は、例えば層間絶縁膜１２上を含む
基板全面にＣＶＤ法で酸化珪素膜を堆積し、この酸化珪
素膜にＲＩＥ等の異方性エツチングを施すことによって
形成することができる。したがって、サイドウオールス
ペーサ１５はゲート電極１１の側壁にそれに対して自己
整合で形成される。
次に、メモリセルアレイ形成領域及びｎチャネルＭＩＳ
ＦＥＴＱｎの形成領域において、ｎ型半導体領域５、半
導体基板１の夫々の主面部にｎ型不純物１６Ａを導入す
る。ｎ型不純物１６Ａは、例えば１０”〜１０”［ａｔ
ｏｍｓ／ｃｎ＋”］程度のＡｓを用い、７０〜９０［Ｋ
ｅＶ［程度のエネルギのイオン打込法で導入する。ｎ型
不純物１６Ａは主にサイドウオールスペーサ１５をマス
クとして用いるので、それに対して自己整合で導入され
る。
ＦＥＴＱｎの形成領域において、ｎ型半導体領域５、半
導体基板１の夫々の主面部にｎ型不純物１６Ａを導入す
る。ｎ型不純物１６Ａは、例えば１０”〜１０”［ａｔ
ｏｍｓ／ｃｎ＋”］程度のＡｓを用い、７０〜９０［Ｋ
ｅＶ［程度のエネルギのイオン打込法で導入する。ｎ型
不純物１６Ａは主にサイドウオールスペーサ１５をマス
クとして用いるので、それに対して自己整合で導入され
る。
次に、第６図に示すように、ｐチャネルＭＩＳＦＥＴＱ
ｐの形成領域において、ウェル領域２の主面部にｎ型不
純物１７Ａを導入する。ｎ型不純物１７Ａは、例えば１
０ ” 〜１０ ” ［ａｔｏｍｓ／ａｍ”］程度のＢ
Ｆ、を用い、７０〜９０［ＫｅＶコ程度のエネルギのイ
オン打込法で導入す“る。ｎ型不純物１７Ａは主にサイ
ドウオールスペーサ１５をマスクとして用いるので、そ
れに対して自己整合で導入される。
ｐの形成領域において、ウェル領域２の主面部にｎ型不
純物１７Ａを導入する。ｎ型不純物１７Ａは、例えば１
０ ” 〜１０ ” ［ａｔｏｍｓ／ａｍ”］程度のＢ
Ｆ、を用い、７０〜９０［ＫｅＶコ程度のエネルギのイ
オン打込法で導入す“る。ｎ型不純物１７Ａは主にサイ
ドウオールスペーサ１５をマスクとして用いるので、そ
れに対して自己整合で導入される。
次に、サイドウオールスペーサ１５で規定された領域内
（例えばゲート長方向に隣接するゲート電極１１間）に
おいて、ｐ型半導体領域Ｓ上、半導体基板１上、ウェル
領域２上の夫々の絶縁膜を除去して接続孔１８を形成す
る。この接続孔１８は、サイドウオールスペーサ１５を
マスクとしてエツチングすることによって形成すること
ができる。接続孔１８内にはｎ型半導体領域５、半導体
基板１、ウェル領域２の夫々の主面が露出するようにな
っている。
（例えばゲート長方向に隣接するゲート電極１１間）に
おいて、ｐ型半導体領域Ｓ上、半導体基板１上、ウェル
領域２上の夫々の絶縁膜を除去して接続孔１８を形成す
る。この接続孔１８は、サイドウオールスペーサ１５を
マスクとしてエツチングすることによって形成すること
ができる。接続孔１８内にはｎ型半導体領域５、半導体
基板１、ウェル領域２の夫々の主面が露出するようにな
っている。
次に、第７図に示すように、前記接続孔１８を通してｎ
型半導体領域５、半導体基板１、ウェル領域２の夫々の
主面に接触するように、層間絶縁膜１２上及びサイドウ
オールスペーサ１５上を含む基板全面に珪素膜１９Ｇを
形成する。珪素膜１９Ｃは、例えばＣＶＤ法で堆積させ
た多結晶珪素膜を用い、１０００〜２０００［人］程度
の膜厚で形成する。この多結晶珪素膜には、抵抗値を制
御する不純物が導入されていないか或は低濃度に前記不
純物が導入されている。また、珪素膜１９Ｃは、単結晶
珪素膜や非晶質珪素膜、或はその他、不純物の導入で抵
抗値を制御できる金属膜で形成してもよい。
型半導体領域５、半導体基板１、ウェル領域２の夫々の
主面に接触するように、層間絶縁膜１２上及びサイドウ
オールスペーサ１５上を含む基板全面に珪素膜１９Ｇを
形成する。珪素膜１９Ｃは、例えばＣＶＤ法で堆積させ
た多結晶珪素膜を用い、１０００〜２０００［人］程度
の膜厚で形成する。この多結晶珪素膜には、抵抗値を制
御する不純物が導入されていないか或は低濃度に前記不
純物が導入されている。また、珪素膜１９Ｃは、単結晶
珪素膜や非晶質珪素膜、或はその他、不純物の導入で抵
抗値を制御できる金属膜で形成してもよい。
次に、第８図に示すように、基板全面に熱処理（アニー
ル）を施す。この熱処理によって、前記ｎ型不純物１３
Ａ及びｎ型不純物１６Ａに引き伸し拡散が施され、ｎ型
半導体領域１３及びゴ型半導体領域１６が形成されると
共に、ｎ型不純物１４Ａ及びｎ型不純物１７Ａに引き伸
し拡散が施され、ｎ型半導体領域１４及びｐ°型半導体
領域１７が形成される。さらに、これらの半導体領域１
３．１６．１４及び１７の形成工程と同一製造工程によ
って、ｎ°型半導体領域１６に接触した珪素膜１９Ｃに
ｎ型不純物１３Ａ及び１６Ａが拡散されてｎ型中間導電
膜１９Ａが形成されると共に、ｐ°型半導体領域１７に
接触した珪素膜１９Ｃにｎ型不純物１４Ａ及び１７Ａが
拡散されてｐ型中間道電膜１９Ｂが形成される。つまり
、ｎ型中間導電膜１９Ａは、ｎ型半導体領域１３、ｎ゛
型半導体領域１６の夫々を形成するｎ型不純物１３Ａ、
１６Ａの夫々を珪素膜１９Ｇに拡散することによって形
成されている。
ル）を施す。この熱処理によって、前記ｎ型不純物１３
Ａ及びｎ型不純物１６Ａに引き伸し拡散が施され、ｎ型
半導体領域１３及びゴ型半導体領域１６が形成されると
共に、ｎ型不純物１４Ａ及びｎ型不純物１７Ａに引き伸
し拡散が施され、ｎ型半導体領域１４及びｐ°型半導体
領域１７が形成される。さらに、これらの半導体領域１
３．１６．１４及び１７の形成工程と同一製造工程によ
って、ｎ°型半導体領域１６に接触した珪素膜１９Ｃに
ｎ型不純物１３Ａ及び１６Ａが拡散されてｎ型中間導電
膜１９Ａが形成されると共に、ｐ°型半導体領域１７に
接触した珪素膜１９Ｃにｎ型不純物１４Ａ及び１７Ａが
拡散されてｐ型中間道電膜１９Ｂが形成される。つまり
、ｎ型中間導電膜１９Ａは、ｎ型半導体領域１３、ｎ゛
型半導体領域１６の夫々を形成するｎ型不純物１３Ａ、
１６Ａの夫々を珪素膜１９Ｇに拡散することによって形
成されている。
また、ｐ型中間道電膜１９Ｂは、ｎ型半導体領域１４、
ｐ゛型半導体領域１７の夫々を形成するｎ型不純物１４
Ａ及び１７Ａを珪素１１１１９ｃに拡散することによっ
て形成されている。前記熱処理は、例えば窒素ガス雰囲
気中において、９００−１０００［’Ｃ］程度の温度で
約１０〜１５［分］程度行う、このような条件において
、ｎ°型半導体領域１６、Ｐ゛型半導体領域１７の夫々
は約０．２５［μｍ］以下のｐｎ接合深さ（ｘｊ）で形
成することができる。また、ｎ型中間導電膜１９Ａの寸
法はｎ型不純物１３Ａ及び１６Ａの拡散量で規定され、
ｐ型中間道電膜１９Ｂの寸法はｎ型不純物１４Ａ及び１
７Ａの拡散量で規定される。ｎ型中間導電膜１９Ａ、ｐ
型中間道電膜１９Ｂの夫々が形成された領域以外は珪素
膜１９Ｃが残存するようになっている。前記ｎ型半導体
領域１３及びｎ°型半導体領域１６を形成することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓ−ｎチャネル
ＭｒＳＦＥＴＱｎの夫々が完成する。また、前記Ｐ型半
導体領域１４及びＰ°型半導体領域１７を形成すること
によって、ｐチャネルＭＩＳＦＥＴＱＰが完成する。
ｐ゛型半導体領域１７の夫々を形成するｎ型不純物１４
Ａ及び１７Ａを珪素１１１１９ｃに拡散することによっ
て形成されている。前記熱処理は、例えば窒素ガス雰囲
気中において、９００−１０００［’Ｃ］程度の温度で
約１０〜１５［分］程度行う、このような条件において
、ｎ°型半導体領域１６、Ｐ゛型半導体領域１７の夫々
は約０．２５［μｍ］以下のｐｎ接合深さ（ｘｊ）で形
成することができる。また、ｎ型中間導電膜１９Ａの寸
法はｎ型不純物１３Ａ及び１６Ａの拡散量で規定され、
ｐ型中間道電膜１９Ｂの寸法はｎ型不純物１４Ａ及び１
７Ａの拡散量で規定される。ｎ型中間導電膜１９Ａ、ｐ
型中間道電膜１９Ｂの夫々が形成された領域以外は珪素
膜１９Ｃが残存するようになっている。前記ｎ型半導体
領域１３及びｎ°型半導体領域１６を形成することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓ−ｎチャネル
ＭｒＳＦＥＴＱｎの夫々が完成する。また、前記Ｐ型半
導体領域１４及びＰ°型半導体領域１７を形成すること
によって、ｐチャネルＭＩＳＦＥＴＱＰが完成する。
次に、第９図に示すように、基板全面に熱酸化処理を施
し、ｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂの夫
々の表面にマスク２０を形成し、珪素膜１９Ｃの表面に
マスク２０Ａを形成する。マスク２０は、ｎ型中間導電
膜１９Ａ、ｐ型中間導電膜１９Ｂの夫々の表面に酸化処
理を施した酸化珪素膜で形成される。この酸化珪素膜は
、高濃度に不純物が導入されているので増殖酸化により
、珪素膜１９Ｃの表面のマスク（酸化珪素膜）２０Ａに
比べて厚い膜厚で形成されている。つまり、マスク２０
はｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂの夫々
の表面に自己整合で形成されている。
し、ｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂの夫
々の表面にマスク２０を形成し、珪素膜１９Ｃの表面に
マスク２０Ａを形成する。マスク２０は、ｎ型中間導電
膜１９Ａ、ｐ型中間導電膜１９Ｂの夫々の表面に酸化処
理を施した酸化珪素膜で形成される。この酸化珪素膜は
、高濃度に不純物が導入されているので増殖酸化により
、珪素膜１９Ｃの表面のマスク（酸化珪素膜）２０Ａに
比べて厚い膜厚で形成されている。つまり、マスク２０
はｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂの夫々
の表面に自己整合で形成されている。
次に、前記マスク２０を用い、それ以外の領域のマスク
２ＯＡ及び珪素膜１９Ｃをエツチングによって除去する
。これによって、第１０図に示すように、パターンニン
グされたｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂ
の夫々が完成する。ｎ型中間導電膜１９Ａ、Ｐ型中間導
電膜１９Ｂの夫々は、前述のように不純物の拡散量で規
定される寸法で形成されるので、ゲート電極１１に対し
て自己整合で形成することができる。特に、ｎ型不純物
の濃度差によって多結晶珪素膜を選択的にエツチングす
るエツチング液は存在するが、ｎ型不純物の濃度差によ
って多結晶珪素膜を選択的にエツチングするエツチング
液は現在のところ存在しないので、本発明はｎ型中間導
電膜１９Ａを自己整合で形成できる点において有効であ
る。なお、マスク２０は除去してもよいが、製造工程数
が増加するので、本実施例においては残存させている。
２ＯＡ及び珪素膜１９Ｃをエツチングによって除去する
。これによって、第１０図に示すように、パターンニン
グされたｎ型中間導電膜１９Ａ、ｐ型中間導電膜１９Ｂ
の夫々が完成する。ｎ型中間導電膜１９Ａ、Ｐ型中間導
電膜１９Ｂの夫々は、前述のように不純物の拡散量で規
定される寸法で形成されるので、ゲート電極１１に対し
て自己整合で形成することができる。特に、ｎ型不純物
の濃度差によって多結晶珪素膜を選択的にエツチングす
るエツチング液は存在するが、ｎ型不純物の濃度差によ
って多結晶珪素膜を選択的にエツチングするエツチング
液は現在のところ存在しないので、本発明はｎ型中間導
電膜１９Ａを自己整合で形成できる点において有効であ
る。なお、マスク２０は除去してもよいが、製造工程数
が増加するので、本実施例においては残存させている。
次に、前記マスク２０上を含む基板全面に眉間絶縁膜２
１を形成する。そして、所定のｎ型中間導電膜１９Ａ上
、ｐ型中間導電膜１９Ｂ上の夫々のマスク２０及び層間
絶縁膜２１を除去し、接続孔２２を形成する。そして、
第１１図に示すように、前記接続孔２２を通して所定の
ｎ型中間導電膜１９Ａ、Ｐ型中間導電膜１９Ｂの夫々に
接続するように、層間絶縁膜２１」二に相補性データ線
（ＤＬ）２３、配線２３の夫々を形成する。
１を形成する。そして、所定のｎ型中間導電膜１９Ａ上
、ｐ型中間導電膜１９Ｂ上の夫々のマスク２０及び層間
絶縁膜２１を除去し、接続孔２２を形成する。そして、
第１１図に示すように、前記接続孔２２を通して所定の
ｎ型中間導電膜１９Ａ、Ｐ型中間導電膜１９Ｂの夫々に
接続するように、層間絶縁膜２１」二に相補性データ線
（ＤＬ）２３、配線２３の夫々を形成する。
そして、相補性データ線２３上及び配線２３上を含む基
板全面に層間絶縁膜２４を形成し、前記第１図に示すよ
うに、眉間絶縁［２４上にシャント用ワード線（Ｗ Ｌ
）２５を形成する。この後、基板全面に図示しない最
終保護膜（パッシベーション膜）を形成する。
板全面に層間絶縁膜２４を形成し、前記第１図に示すよ
うに、眉間絶縁［２４上にシャント用ワード線（Ｗ Ｌ
）２５を形成する。この後、基板全面に図示しない最
終保護膜（パッシベーション膜）を形成する。
これら一連の製造工程を施すことによって、本実施例の
半導体集積回路装置は完成する。
半導体集積回路装置は完成する。
このように、ＭＩＳＦＥＴＱｓの半導体領域１６に中間
導電膜１９Ａを介在させて配線２３を接続する半導体集
積回路装置において、前記半導体領域１６を形成するｎ
型不純物１６Ａ（又は及び１３Ａ）を基板に導入した後
珪素膜１９Ｇを形成し、前記ｎ型不純物１６Ａの引き伸
し拡散を施して基板に半導体領域１６を形成すると共に
、前記ｎ型不純物１６Ａを珪素膜１９Ｇに拡散させて中
間導電膜１９Ａを形成することにより、前記ＭＩＳＦＥ
ＴＱｓの半導体領域１６を１度の不純物の導入及び１度
の引き伸し拡散及び１度の熱処理工程で形成することが
できるので、半導体領域１６のｐｎ接合を浅くし、短チ
ヤネル効果を防止することができると共に、中間導電膜
１９Ａを所定の抵抗値に制御することができるので、半
導体領域１６と配線２３とを導通させることができる。
導電膜１９Ａを介在させて配線２３を接続する半導体集
積回路装置において、前記半導体領域１６を形成するｎ
型不純物１６Ａ（又は及び１３Ａ）を基板に導入した後
珪素膜１９Ｇを形成し、前記ｎ型不純物１６Ａの引き伸
し拡散を施して基板に半導体領域１６を形成すると共に
、前記ｎ型不純物１６Ａを珪素膜１９Ｇに拡散させて中
間導電膜１９Ａを形成することにより、前記ＭＩＳＦＥ
ＴＱｓの半導体領域１６を１度の不純物の導入及び１度
の引き伸し拡散及び１度の熱処理工程で形成することが
できるので、半導体領域１６のｐｎ接合を浅くし、短チ
ヤネル効果を防止することができると共に、中間導電膜
１９Ａを所定の抵抗値に制御することができるので、半
導体領域１６と配線２３とを導通させることができる。
前記ＭＩＳＦＥＴＱｓの短チヤネル効果の防止は、ゲー
ト長を縮小し、ＭＩＳＦＥＴＱｓの占有面積を縮小する
ことができるので、半導体集積回路装置の集積度を向上
することができる。なお、ｎチャネルＭＩＳＦＥＴＱｎ
、ｐチャネルＭＩＳＦＥＴＱＰの夫々についても同様の
効果を得ることができる。
ト長を縮小し、ＭＩＳＦＥＴＱｓの占有面積を縮小する
ことができるので、半導体集積回路装置の集積度を向上
することができる。なお、ｎチャネルＭＩＳＦＥＴＱｎ
、ｐチャネルＭＩＳＦＥＴＱＰの夫々についても同様の
効果を得ることができる。
また、ｎチャネルＭＩＳＦＥＴＱｎ（又は及びＱｓ）の
ｎ°型半導体領域１６に中間導電膜１９Ａ、 ｐチャネ
ルＭＩＳＦＥＴＱＰのｐ°型半導体領域１７に中間導電
膜１９Ｂの夫々を介在させて配線２３を接続する半導体
集積回路装置（ＣＭＯ５を有する半導体集積回路装置）
において、ｎ°型半導体領域１６を形成するｎ型不純物
１６Ａ、Ｉ型半導体領域１７を形成するＰ型不純物１７
Ａの夫々を基板に導入した後珪素膜１９Ｃを形成し、前
記ｎ型不純物１６Ａ、ｐ型不純物１７Ａの夫々に引き伸
し拡散を施して基板にｎ°型半導体領域１６、ｐ゛型半
導体領域１７の夫々を形成すると共に、前記ｎ型不純物
１６Ａを珪素膜１９Ｇに拡散してｎ型中間導電膜１９Ａ
を形成し、かつｐ型不純物１７Ａを珪素膜１９Ｇに拡散
させてｐ型中間溝電膜１９Ｂを形成することにより、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ゛型半導体領域１６を形
成するｎ型不純物１６Ａ、ｐチャネルＭＩＳＦ’ＥＴＱ
Ｐのｐ。
ｎ°型半導体領域１６に中間導電膜１９Ａ、 ｐチャネ
ルＭＩＳＦＥＴＱＰのｐ°型半導体領域１７に中間導電
膜１９Ｂの夫々を介在させて配線２３を接続する半導体
集積回路装置（ＣＭＯ５を有する半導体集積回路装置）
において、ｎ°型半導体領域１６を形成するｎ型不純物
１６Ａ、Ｉ型半導体領域１７を形成するＰ型不純物１７
Ａの夫々を基板に導入した後珪素膜１９Ｃを形成し、前
記ｎ型不純物１６Ａ、ｐ型不純物１７Ａの夫々に引き伸
し拡散を施して基板にｎ°型半導体領域１６、ｐ゛型半
導体領域１７の夫々を形成すると共に、前記ｎ型不純物
１６Ａを珪素膜１９Ｇに拡散してｎ型中間導電膜１９Ａ
を形成し、かつｐ型不純物１７Ａを珪素膜１９Ｇに拡散
させてｐ型中間溝電膜１９Ｂを形成することにより、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ゛型半導体領域１６を形
成するｎ型不純物１６Ａ、ｐチャネルＭＩＳＦ’ＥＴＱ
Ｐのｐ。
型半導体領域１７を形成するｐ型不純物１７Ａの夫々を
利用して、相補型ＭＩＳＦＥＴのｎ゛型半導体領域１６
に接続されるｎ型中間導電膜１９Ａ、ｐ’型半導体領域
１７に接続されるｐ型中間溝電膜１９Ｂの夫々の抵抗値
を制御することができるので、ｎ型中間導電＠１９Ａ＋
ｐ型中間溝電膜１９Ｂの夫々に不純物を導入する工程
（２度のマスク形成工程及び２度の不純物導入工程及び
熱処理工程）に相当する分、半導体集積回路装置の製造
工程を低減することができる。
利用して、相補型ＭＩＳＦＥＴのｎ゛型半導体領域１６
に接続されるｎ型中間導電膜１９Ａ、ｐ’型半導体領域
１７に接続されるｐ型中間溝電膜１９Ｂの夫々の抵抗値
を制御することができるので、ｎ型中間導電＠１９Ａ＋
ｐ型中間溝電膜１９Ｂの夫々に不純物を導入する工程
（２度のマスク形成工程及び２度の不純物導入工程及び
熱処理工程）に相当する分、半導体集積回路装置の製造
工程を低減することができる。
また、前記ｎ型中間導電膜１９Ａにｎ型不純物を拡散す
る工程と、ｐ型中間溝電膜１９Ｂにｐ型不純物を導入す
る工程とが、実質的に同一製造工程で行われ、しかもゴ
型半導体領域１６及びｐ゛型半導体領域１７を形成する
熱処理工程と同一製造工程で行うことができるので、半
導体集積回路装置の製造工程を低減することができる。
る工程と、ｐ型中間溝電膜１９Ｂにｐ型不純物を導入す
る工程とが、実質的に同一製造工程で行われ、しかもゴ
型半導体領域１６及びｐ゛型半導体領域１７を形成する
熱処理工程と同一製造工程で行うことができるので、半
導体集積回路装置の製造工程を低減することができる。
また、半導体集積回路装置の製造時間を短縮することが
できる。
できる。
また、前記ｎ型不純物１６が拡散されたｎ型中間導電膜
１９Ａ上に選択的にマスク２０を形成し、このマスク２
０を用い、珪素膜１９Ｃを除去してｎ型中間導電膜１９
Ａを形成することにより、ｎ型不純物１６Ａの拡散量に
規定された寸法でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲ
ート電極１１に対して自己整合でｎ型中間導電膜１９Ａ
をパターンニングすることができるので、製造工程にお
けるマスク合せずれ量に相当する分、ＭＩＳＦＥＴＱｓ
のゲート電極１１とｎ型中間導電膜１９Ａとの重ね合せ
量の変化を低減することができる。この結果、ＤＲＡＭ
においては、前記ワード線（ＷＬ）１１と相補性データ
線（ＤＬ）２３との間のカップリング容量の変化量を低
減することができるので、情報書込動作や情報読出動作
における誤動作を防止し、電気的信頼性を向上すること
ができる。なお、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱＰの夫々についても同様の効果を得
ることができる。
１９Ａ上に選択的にマスク２０を形成し、このマスク２
０を用い、珪素膜１９Ｃを除去してｎ型中間導電膜１９
Ａを形成することにより、ｎ型不純物１６Ａの拡散量に
規定された寸法でＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲ
ート電極１１に対して自己整合でｎ型中間導電膜１９Ａ
をパターンニングすることができるので、製造工程にお
けるマスク合せずれ量に相当する分、ＭＩＳＦＥＴＱｓ
のゲート電極１１とｎ型中間導電膜１９Ａとの重ね合せ
量の変化を低減することができる。この結果、ＤＲＡＭ
においては、前記ワード線（ＷＬ）１１と相補性データ
線（ＤＬ）２３との間のカップリング容量の変化量を低
減することができるので、情報書込動作や情報読出動作
における誤動作を防止し、電気的信頼性を向上すること
ができる。なお、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱＰの夫々についても同様の効果を得
ることができる。
また、前記第１図に示すように、メモリセルＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓは、相補性データ線２３に
接続される側のｎ型中間導電膜１９Ａを形成する工程で
、情報蓄積用容量素子Ｃに接続される側にもｎ型中間導
電膜１９Ａを形成することができる。この情報蓄積用容
量素子Ｃに接続される側のｎ型中間導電膜１９Ａは、メ
モリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ°型半導体
領域１６に電気的に接続されている。このように構成さ
れるｎ型中間導電膜１９Ａは、ゲート電極１１やプレー
ト電極８との間にカップリング容量を形成するので、情
報蓄積用容量素子Ｃの電荷蓄積量を増加することができ
る。つまり、ｎ型中間導電膜１９Ａは、α線ソフトエラ
ーを低減することができるので、ＤＲＡＭの集積度をさ
らに向上することができる。
セル選択用ＭＩＳＦＥＴＱｓは、相補性データ線２３に
接続される側のｎ型中間導電膜１９Ａを形成する工程で
、情報蓄積用容量素子Ｃに接続される側にもｎ型中間導
電膜１９Ａを形成することができる。この情報蓄積用容
量素子Ｃに接続される側のｎ型中間導電膜１９Ａは、メ
モリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ°型半導体
領域１６に電気的に接続されている。このように構成さ
れるｎ型中間導電膜１９Ａは、ゲート電極１１やプレー
ト電極８との間にカップリング容量を形成するので、情
報蓄積用容量素子Ｃの電荷蓄積量を増加することができ
る。つまり、ｎ型中間導電膜１９Ａは、α線ソフトエラ
ーを低減することができるので、ＤＲＡＭの集積度をさ
らに向上することができる。
（実施例■）
本実施例■は、前記中間導電膜を予じめ所定の形状にパ
ターンニングし、この後に中間導電膜に不純物を拡散し
た１本発明の第２実施例である。
ターンニングし、この後に中間導電膜に不純物を拡散し
た１本発明の第２実施例である。
本発明の実施例■である半導体集積回路装置のＤＲＡＭ
の製造方法について、第１２図及び第１３図（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。
の製造方法について、第１２図及び第１３図（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。
本実施例Ｈの半導体集積回路装置の製造方法は、まず、
前記実施例Ｉの第７図に示す工程である、基板全面に珪
素膜１９Ｃを形成した後に、第１２図に示すように、予
じめ珪素膜１９Ｃを所定の形状にパターンニングする。
前記実施例Ｉの第７図に示す工程である、基板全面に珪
素膜１９Ｃを形成した後に、第１２図に示すように、予
じめ珪素膜１９Ｃを所定の形状にパターンニングする。
次に、第１３図に示すように、前記工程において導入さ
れたｎ型不純物１３Ａ及び１６Ａに引き伸し拡散を施し
てｎ型半導体領域１３及びｎ°型半導体領域１６を形成
すると共に、ｐ型不純物１４Ａ及び１７Ａに引き伸し拡
散を施してｐ型半導体領域１４及びｐ。
れたｎ型不純物１３Ａ及び１６Ａに引き伸し拡散を施し
てｎ型半導体領域１３及びｎ°型半導体領域１６を形成
すると共に、ｐ型不純物１４Ａ及び１７Ａに引き伸し拡
散を施してｐ型半導体領域１４及びｐ。
型半導体領域１７を形成する。この半導体領域１３゜１
６、１４及び１７を形成する工程と同一製造工程によっ
て、前記実施例■と同様に、ｎ型中間導電膜１９Ａ、ｐ
型中間導電膜ｉ９Ｂの夫々を形成する。
６、１４及び１７を形成する工程と同一製造工程によっ
て、前記実施例■と同様に、ｎ型中間導電膜１９Ａ、ｐ
型中間導電膜ｉ９Ｂの夫々を形成する。
本実施例■によれば、前記実施例■と略同様の効果を得
ることができる。
ることができる。
（実施例■）
本実施例■は、前記中間導電膜を配線として使用した１
本発明の第３実施例である。
本発明の第３実施例である。
本発明の実施例■の半導体集積回路装置の相補型Ｍ Ｉ
Ｓ ＦＥＴを第１４図（要部断面図）で示す。
Ｓ ＦＥＴを第１４図（要部断面図）で示す。
第１４図に示すように、本実施例■の半導体集積回路装
置は、ｎ型中間導電膜１９Ａ、ｐ型中間導電１１１１９
Ｂの夫々を配線として使用している。ｎ型中間導電膜１
９Ａ、ｐ型中間違電膜１９Ｂの夫々に伝達された信号を
配線２３で一個所から引き出す場合には、両者にまたが
るように配線２３を接続する。
置は、ｎ型中間導電膜１９Ａ、ｐ型中間導電１１１１９
Ｂの夫々を配線として使用している。ｎ型中間導電膜１
９Ａ、ｐ型中間違電膜１９Ｂの夫々に伝達された信号を
配線２３で一個所から引き出す場合には、両者にまたが
るように配線２３を接続する。
本実施例■は基本的には前記実施例■と略同様の効果を
得ることができる。
得ることができる。
（実施例■）
本実施例■は、前記中間導電膜を形成する珪素膜で抵抗
素子を形成した、本発明の第４実施例である。
素子を形成した、本発明の第４実施例である。
本発明の実施例■の半導体集積回路装置の相補型ＭＩＳ
ＦＥＴを第１５図（要部断面図）で示す。
ＦＥＴを第１５図（要部断面図）で示す。
第１５図に示すように１本実施例■の半導体集積回路装
置は、ｎ型中間導電膜１９Ａとｐ型中間違電膜１９Ｂと
の間（同一導電型の中間導電膜間でもよい）に珪素膜１
９Ｃを残存させ、この珪素膜１９Ｃを抵抗素子Ｒとして
使用している。この抵抗素子Ｒは、その領域のマスク２
０Ａ上にマスク２６を形成し、珪素膜１９Ｇの除去の際
にこの領域の珪素膜１９Ｃだけを残存させることによっ
て形成することができる。
置は、ｎ型中間導電膜１９Ａとｐ型中間違電膜１９Ｂと
の間（同一導電型の中間導電膜間でもよい）に珪素膜１
９Ｃを残存させ、この珪素膜１９Ｃを抵抗素子Ｒとして
使用している。この抵抗素子Ｒは、その領域のマスク２
０Ａ上にマスク２６を形成し、珪素膜１９Ｇの除去の際
にこの領域の珪素膜１９Ｃだけを残存させることによっ
て形成することができる。
本実施例■は基本的には前記実施例■と略同様の効果を
得ることができると共に、中間導電１１１１９Ａ及び１
９Ｂと同一層で抵抗素子Ｒを形成することができる。
得ることができると共に、中間導電１１１１９Ａ及び１
９Ｂと同一層で抵抗素子Ｒを形成することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。
基づき具体的に説明したが１本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。
しない範囲において種々変更可能であることは勿論であ
る。
例えば、本発明は、ＤＲＡＭに限定されず、中間導電膜
を使用するＳ （Ｓ ｔａｔｉｃ） ＲＡ Ｍ等、広く
半導体集積回路装置に適用することができる。
を使用するＳ （Ｓ ｔａｔｉｃ） ＲＡ Ｍ等、広く
半導体集積回路装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
ＭＩＳＦＥＴを有する半導体集積回路装置において、短
チヤネル効果を防止することができると共に、中間導電
膜の抵抗値を制御することができる。
チヤネル効果を防止することができると共に、中間導電
膜の抵抗値を制御することができる。
また、相補型ＭＩＳＦＥＴを有する半導体集積回路装置
において、中間導電膜を形成する製造工程を低減するこ
とができる。
において、中間導電膜を形成する製造工程を低減するこ
とができる。
また、半導体集積回路装置において、ＭＩＳＦＥＴのゲ
ート電極と中間導電膜との間のカップリング容量の変化
量を低減し、電気的信頼性を向上することができる。
ート電極と中間導電膜との間のカップリング容量の変化
量を低減し、電気的信頼性を向上することができる。
゛ 第１図は、本発明の実施例■である半導体集積回路
装置のＤＲＡＭ＆示す要部断面図。 第２図乃至第】］図は、前記半導体集積回路装置を各製
造工程毎に示す要部断面図、 第１２図及び第１３図は、本発明の実施例■である半導
体集積回路装置のＤＲＡＭを各製造工程毎に示す要部断
面図。 第１４図は、本発明の実施例■である半導体集積回路装
置の相補型Ｍ］：５ＦＥＴを示す要部断面図、 第１５図は、本発明の実施例■である半導体集積回路装
置の相補型ＭＩＳＦＥＴを示す要部断面図である。 図中、Ｑｓ、Ｑｎ、Ｑｐ−ＭＩ ５ＦＥＴ、Ｃ−情報蓄
積用容量素子、１１・・・ゲート電極、 １３．１４゜
１６、１７・・・半導体領域、１３Ａ、１４Ａ、１６Ａ
、１７Ａ・・・不純物、１５・・・サイドウオールスペ
ーサ、１９Ａ、１９Ｂ・・・中間導電膜、１９Ｃ・・・
珪素膜、２０・・・マスク、２３・・・配線である。
装置のＤＲＡＭ＆示す要部断面図。 第２図乃至第】］図は、前記半導体集積回路装置を各製
造工程毎に示す要部断面図、 第１２図及び第１３図は、本発明の実施例■である半導
体集積回路装置のＤＲＡＭを各製造工程毎に示す要部断
面図。 第１４図は、本発明の実施例■である半導体集積回路装
置の相補型Ｍ］：５ＦＥＴを示す要部断面図、 第１５図は、本発明の実施例■である半導体集積回路装
置の相補型ＭＩＳＦＥＴを示す要部断面図である。 図中、Ｑｓ、Ｑｎ、Ｑｐ−ＭＩ ５ＦＥＴ、Ｃ−情報蓄
積用容量素子、１１・・・ゲート電極、 １３．１４゜
１６、１７・・・半導体領域、１３Ａ、１４Ａ、１６Ａ
、１７Ａ・・・不純物、１５・・・サイドウオールスペ
ーサ、１９Ａ、１９Ｂ・・・中間導電膜、１９Ｃ・・・
珪素膜、２０・・・マスク、２３・・・配線である。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴのソース領域又はドレイン領域である
半導体領域に珪素膜を介在させて配線を接続する半導体
集積回路装置の製造方法において、前記ＭＩＳＦＥＴの
半導体領域の形成領域の半導体基板の主面部に、前記半
導体領域を形成する不純物を導入する工程と、該不純物
が導入された領域の半導体基板の主面に接触するように
珪素膜を形成する工程と、前記不純物を半導体基板の主
面部に拡散して前記半導体領域を形成すると共に、前記
不純物を珪素膜に拡散して珪素膜を所定の抵抗値に制御
する工程とを具備したことを特徴とする半導体集積回路
装置の製造方法。 ２、前記珪素膜を形成する工程は不純物が導入されてい
ないか又は低濃度で不純物が導入されている珪素膜を形
成する工程であり、前記不純物を珪素膜に拡散する工程
は珪素膜に高濃度に不純物を導入する工程であることを
特徴とする特許請求の範囲第１項に記載の半導体集積回
路装置の製造方法。 ３、前記不純物を珪素膜に拡散する工程は、珪素膜をパ
ターンニングする前又はパターンニングした後に行われ
ていることを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体集積回路装置の製造方法。 ４、前記珪素膜は、ＭＩＳＦＥＴのゲート電極の側壁に
形成されたサイドウォールスペーサに規定されて半導体
領域の主面に接触していることを特徴とする特許請求の
範囲第１項乃至第３項に記載の夫々の半導体集積回路装
置の製造方法。 ５、相補型ＭＩＳＦＥＴのソース領域又はドレイン領域
である第１導電型の第１半導体領域、第２導電型の第２
半導体領域の夫々に珪素膜を介在させて配線を接続する
半導体集積回路装置の製造方法において、前記相補型Ｍ
ＩＳＦＥＴのうちの一方の第１半導体領域の形成領域の
半導体基板の主面部に、前記第１半導体領域を形成する
第１導電型の不純物を導入する工程と、前記相補型ＭＩ
ＳＦＥＴのうちの他方の第２半導体領域の形成領域の半
導体基板の主面部に、前記第２半導体領域を形成する第
２導電型の不純物を導入する工程と、該夫々の不純物が
導入された領域の半導体基板の主面に接触するように珪
素膜を形成する工程と、前記第１導電型の不純物、第２
導電型の不純物の夫々を半導体基板の主面部に拡散して
前記第１導電型の第１半導体領域、第２導電型の第２半
導体領域の夫々を形成すると共に、前記第１導電型の不
純物、第２導電型の不純物の夫々を珪素膜に拡散して珪
素膜を所定の抵抗値に制御する工程とを具備したことを
特徴とする半導体集積回路装置の製造方法。 ６、前記第１導電型の不純物、第２導電型の不純物の夫
々を珪素膜に拡散する工程は、珪素膜を所定の形状にパ
ターンニングした後に行われていることを特徴とする特
許請求の範囲第５項に記載の半導体集積回路装置の製造
方法。 ７、ＭＩＳＦＥＴのソース領域又はドレイン領域である
半導体領域に珪素膜を介在させて配線を接続する半導体
集積回路装置の製造方法において、前記ＭＩＳＦＥＴの
半導体領域の形成領域の半導体基板の主面部に、前記半
導体領域を形成する不純物を導入する工程と、該不純物
が導入された領域の半導体基板の主面に接触するように
珪素膜を形成する工程と、前記不純物を半導体基板の主
面部に拡散して前記半導体領域を形成すると共に、前記
不純物を珪素膜に拡散して珪素膜を所定の抵抗値に制御
する工程と、該抵抗値が制御された珪素膜上に選択的に
マスクを形成する工程と、該マスクを用いて、抵抗値が
制御された珪素膜以外の珪素膜を除去する工程とを具備
したことを特徴とする半導体集積回路装置の製造方法。 ８、前記珪素膜上に選択的にマスクを形成する工程は、
珪素膜の表面に熱酸化処理を施し、高濃度に不純物を拡
散した珪素膜上に酸化珪素膜を厚い膜厚で形成すると共
に、不純物が拡散されていない珪素膜上に酸化珪素膜を
薄い膜厚で形成する工程であることを特徴とする特許請
求の範囲第７項に記載の半導体集積回路装置の製造方法
。 ９、前記ＭＩＳＦＥＴはメモリセルのメモリセル選択用
ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
７項又は第８項に記載の半導体集積回路装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084748A JPH01256125A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置の製造方法 |
| KR1019890004183A KR890016620A (ko) | 1988-04-05 | 1989-03-31 | 반도체 집적회로장치의 제조방법 |
| US07/331,809 US5017507A (en) | 1988-04-05 | 1989-04-03 | Method of fabricating semiconductor integrated circuit devices including updiffusion to selectively dope a silicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084748A JPH01256125A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256125A true JPH01256125A (ja) | 1989-10-12 |
Family
ID=13839315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084748A Pending JPH01256125A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5017507A (ja) |
| JP (1) | JPH01256125A (ja) |
| KR (1) | KR890016620A (ja) |
Cited By (2)
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