JP4356804B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＭＩＳＦＥＴが基板面内に規則的に配置された半導体装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例にとり、従来の技術を説明する。
【０００３】
図８は、従来のＤＲＡＭの概略平面図を示す。半導体基板の表面上に、図の列方向（縦方向）に延在する複数のワード線１００が等間隔に配置されている。最も外側のワード線１００よりもさらに外側に、列方向に延在する１本のダミーワード線１０１が配置されている。
【０００４】
ワード線１００及びダミーワード線１０１の各々に対応して複数のＭＩＳＦＥＴ１０５が配置されている。複数のＭＩＳＦＥＴ１０５は、行方向及び列方向に規則的に配置されている。ワード線１００及びダミーワード線１０１は、対応するＭＩＳＦＥＴ１０５のゲート電極を兼ねている。
【０００５】
１つの活性領域１０４の上を２本のワード線１００が通過し、１つの活性領域１０４内に２つのＭＩＳＦＥＴ１０５が形成される。ＭＩＳＦＥＴ１０５を覆うように、基板上に層間絶縁膜が形成されている。各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の両端に位置するストレージ領域１０６の各々に対応して、層間絶縁膜にストレージコンタクトホール１１０が形成されている。ストレージコンタクトホール１１０の各々の中に、キャパシタが形成されている。キャパシタの一方の電極は、対応するストレージ領域１０６に接続され、他方の電極は、キャパシタ相互間で接続されて共通電極を構成している。
【０００６】
ストレージコンタクトホール１１０は、その中に形成されるキャパシタの静電容量を大きくするために、なるべく大きくすることが好ましい。このため、基板法線方向から見たとき、ストレージコンタクトホール１１０とワード線１００とが部分的に重なるように配置されている。ストレージコンタクトホール１１０内に形成されるキャパシタとワード線との間は、絶縁膜で絶縁されている。
【０００７】
各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の中央部に位置するビット領域１０７は、２つのＭＩＳＦＥＴ１０５で共有される。ビット領域１０７の各々に対応して、層間絶縁膜にビットコンタクトホール１１１が形成されている。ビットコンタクトホール１１１の各行に対応して、層間絶縁膜の上に行方向に延在するビット線１０８が配置されている。ビット領域１０７は、ビットコンタクトホール１１１を介して対応するビット線１０８に接続されている。
【０００８】
ワード線１００は、ワードドライバ回路１２０に接続されている。ワードドライバ回路１２０は、各ワード線に選択的に電気信号を印加する。より具体的には、情報を読み出すべき列のワード線１００に電圧Ｖiiを印加し、他のワード線１００には接地電位ＶSSを印加する。ダミーワード線１０１には、接地電位ＶSSが与えられている。接地電位ＶSSは、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａを非導通状態にする。
【０００９】
ダミーワード線１０１の外側の、基板表面層に、列方向に延在する最外周不純物拡散領域１２５が配置されている。最外周不純物拡散領域１２５は、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａのストレージ領域を兼ねている。最外周不純物拡散領域１２５には、ワード線１００に印加される読出電位Ｖiiの半分の電圧Ｖii／２が印加されている。最外周不純物拡散領域１２５は、周辺回路のトランジスタの動作等に起因して生じた電子を捕獲し、メモリセル部へのこれらの電子の注入を防止する。
【００１０】
各ビット線１０８は、センスアンプ回路１３０に接続されている。センスアンプ回路１３０は、最外周不純物拡散領域１２５よりもさらに外側に配置されている。センスアンプ回路１３０は、ビット線１０８に現れた電圧を検出する。なお、最も外側（図８の最も上の行）のビット線１０８ａはセンスアンプ回路１３０に接続されておらず、ダミーとされている。
【００１１】
すなわち、ワード線及びビット線の双方共、最も外側のものはダミーであり、ダミーワード線及びダミービット線に対応して配置されたＭＩＳＦＥＴは、メモリセルとして働かない。このように、ダミーのワード線及びビット線を配置するのは、実際にメモリセルとして機能する領域のパターンを安定して形成するためである。
【００１２】
同様の理由により、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａのストレージ領域にも、ストレージコンタクトホール１１０ａが形成されている。また、図８の第２行目のビット線１０８ｂに対応して、ダミーワード線１０１と最外周不純物拡散領域１２５とに跨がるように、ストレージコンタクトホール１１０ｂが形成されている。
【００１３】
【発明が解決しようとする課題】
図９は、図８の一点鎖線Ａ９−Ａ９における断面図を示す。ｐ型シリコン基板１５０の表面上にフィールド酸化膜１５１が形成されている。フィールド酸化膜１５１によって画定された活性領域の表面層に、リン（Ｐ）をドープされてｎ型にされた最外周不純物拡散領域１２５が形成されている。
【００１４】
フィールド酸化膜１５１の端の近傍領域の上に、ダミーワード線１０１が形成されている。ダミーワード線１０１は、ポリシリコン膜１０１ａとＷＳｉ膜１０１ｂとの積層構造を有する。ＷＳｉ膜１０１ｂの上に、ＳｉＯ2 からなる上部絶縁膜１５２が形成されている。ダミーワード線１０１と上部絶縁膜１５２との積層構造の側面上に、ＳｉＯ2 からなるサイドウォール絶縁膜１５３が形成されている。すなわち、ダミーワード線１０１は、その上面及び側面を、ＳｉＯ2 からなる上部絶縁膜１５２及びサイドウォール絶縁膜１５３で覆われている。
【００１５】
上部絶縁膜１５２、サイドウォール絶縁膜１５３、及び最外周不純物拡散領域１２５の表面を覆うように、ＳｉＯ2 からなる保護膜１５５が形成され、その上にＳｉＮからなるエッチング停止膜１５６が形成されている。エッチング停止膜１５６の上に、ボロフォスフォシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜１５７が形成されている。層間絶縁膜１５７の表面は、化学機械研磨（ＣＭＰ）により平坦化されている。
【００１６】
層間絶縁膜１５７に、最外周不純物拡散領域１２５の表面を露出させるストレージコンタクトホール１１０ｂが形成されている。ストレージコンタクトホール１１０ｂは、ダミーワード線１０１の一部の領域上まで広げられている。層間絶縁膜１５７をエッチングするときに、ＳｉＮからなるエッチング停止膜１５６により再現性よくエッチングを停止することができる。
【００１７】
ストレージコンタクトホール１１０ｂの底面に露出したエッチング停止膜は除去される。エッチング停止膜の除去時に、ＳｉＯ2 からなる保護膜１５５が、最外周不純物拡散領域１２５を保護する。ストレージコンタクトホール１１０ｂの底面に露出した保護膜１５５は、最終的には除去される。
【００１８】
ストレージコンタクトホール１１０ｂの側面及び底面上に、ポリシリコンからなるストレージ電極１６０が形成されている。ストレージ電極１６０の表面及び層間絶縁膜１６１の上面が、ＳｉＮからなる誘電体膜１６１で覆われている。なお、誘電体膜１６１の表面を酸化して、その表面上に薄いＳｉＯ膜を形成してもよい。誘電体膜１６１の表面上に、ポリシリコンからなる共通電極１６２が形成されている。
【００１９】
ダミーワード線１０１と蓄積電極１６０とは、上部絶縁膜１５２及びサイドウォール絶縁膜１５３によって相互に絶縁されている。しかし、ストレージコンタクトホール１１０ｂを形成する時のオーバエッチングにより、ダミーワード線１０１と蓄積電極１６０とが接触する場合がある。両者が接触すると、ダミーワード線１０１と最外周不純物拡散領域１２５とが蓄積電極１６０を介して短絡する。ダミーワード線１０１には接地電位ＶSSが与えられ、最外周不純物拡散領域１２５には電圧Ｖii／２が与えられているため、両者が短絡すると電流が常時流れることになる。この場合、たとえメモリセル部にビット不良がないとしてもスタンバイ電流不良となってしまう。
【００２０】
本発明の目的は、スタンバイ電流不良の生じにくい半導体装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明の一観点によると、
半導体基板と、
前記半導体基板の表面上に、相互にある間隔を隔てて配置され、各々が第１の方向に延在する複数のワード線と、
前記ワード線のうち最も外側に配置されたワード線よりもさらに外側に、ある間隔を隔てて配置され、第１の方向に延在する少なくとも２本のダミーワード線と、
前記ワード線及びダミーワード線の各々に対応して複数個形成され、第１の方向及び該第１の方向に交差する第２の方向に規則的に配置されたＭＩＳＦＥＴであって、各ＭＩＳＦＥＴのゲート電極を、対応するワード線もしくはダミーワード線が兼ねている前記ＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ＭＩＳＦＥＴの各々のソース／ドレイン領域のうち一方のストレージ領域に対応して配置されたストレージコンタクトホールであって、前記ストレージ領域が、前記ダミーワード線のうち外側のダミーワード線よりも内側にのみ分布するように選択され、前記２本のダミーワード線の各々に対応するＭＩＳＦＥＴのストレージ領域に対応して設けられた前記ストレージコンタクトホールが、基板法線方向から見て、前記２本のダミーワード線の少なくとも一方に部分的に重なっている前記ストレージコンタクトホールと、
前記ストレージコンタクトホールの底面において前記ストレージ領域の各々に接続されたキャパシタと、
前記ワード線に接続され、各ワード線に選択的に電気信号を印加するワードドライバ回路と、
前記ダミーワード線に、第１の固定電圧を印加する第１の電圧印加回路と、
前記外側のダミーワード線よりも外側に、該ダミーワード線に沿って配置され、前記半導体基板の表面層に不純物をドープして形成され、前記外側のダミーワード線に対応するＭＩＳＦＥＴの各々のソース／ドレイン領域のうち該ダミーワード線よりも外側に配置されたビット領域を兼ねている最外周不純物拡散領域と、
前記最外周不純物拡散領域に、前記第１の固定電圧とは異なる第２の固定電圧を印加する第２の電圧印加回路と
を有する半導体装置が提供される。
【００２２】
ストレージ領域が外側のダミーワード線よりも内側にのみ分布している。従って、ストレージコンタクトホール形成時にオーバエッチングしてダミーワード線が露出したとしても、外側のダミーワード線よりも外側に配置されたビット領域とダミーワード線とが、キャパシタを介して短絡されることがない。このため、第１の固定電圧と第２の固定電圧との間で定常的に電流が流れることを防止できる。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施例による半導体装置の概略平面図を示す。複数のワード線１００が図１の列方向（縦方向）に延在し、複数のビット線１０８が行方向（横方向）に延在している。ワード線１１０とビット線１０８との所定の交差箇所に、ＭＩＳＦＥＴ１０５が配置されている。より具体的には、（２×ｉ）行目のビット線１０８に関しては、（４×ｊ）列目及び（４×ｊ＋３）列目のワード線１００に対応する位置にＭＩＳＦＥＴ１０５が配置され、（２×ｉ＋１）行目のビット線１０８に関しては、（４×ｊ＋１）列目及び（４×ｊ＋２）列目のワード線１００に対応する位置にＭＩＳＦＥＴ１０５が配置されている。ここで、ｉ，ｊ＝０，１，２，３・・・である（本明細書において、以下のｉ及びｊも同様）。
【００２４】
ＭＩＳＦＥＴ１０５のゲート電極は、対応するワード線１００が兼ねている。各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち一方のストレージ領域１０６に対応して、ストレージコンタクトホール１１０が配置され、他方のビット領域に対応してビットコンタクトホール１１１が配置されている。各ワード線１００はワードドライバ回路１２０に接続され、各ビット線１０８は、センスアンプ回路１３０に接続されている。これらの構成は図８に示す従来例の半導体装置の構成と同様であるので、ここでは詳細な説明を省略する。
【００２５】
複数のワード線１００のうち最も外側のワード線のさらに外側に、ダミーワード線１０が配置され、その外側にダミーワード線１１が配置されている。ダミーワード線１０と（２×ｉ）行目のビット線１０８との交差箇所の各々に、ＭＩＳＦＥＴ１５が配置され、ワード線１１と（２×ｉ＋１）行目のビット線１０８との交差箇所の各々にＭＩＳＦＥＴ１６が配置されている。
【００２６】
ＭＩＳＦＥＴ１５のストレージ領域２１及びＭＩＳＦＥＴ１６のストレージ領域２２が、２本のダミーワード線１０と１１との間に配置されている。すなわち、ＭＩＳＦＥＴ１０５、１５、及び１６のストレージ領域１０６、２１、及び２２は、外側のダミーワード線１１よりも内側にのみ配置されている。ストレージ領域２１及び２２に対応するストレージコンタクトホール１７及び１９は、それぞれダミーワード線１１及び１０と部分的に重なるように配置されている。
【００２７】
ＭＩＳＦＥＴ１５に対応するビットコンタクトホール１８が、ダミーワード線１０とその内側のワード線１００との間に配置されている。
【００２８】
外側のダミーワード線１１よりもさらに外側に、シリコン基板の表面層にリンをドープして形成された最外周不純物拡散領域２５が配置されている。最外周不純物拡散領域２５は、ダミーワード線１１に沿って列方向に延在し、ＭＩＳＦＥＴ１６のビット領域を兼ねている。ただし、ＭＩＳＦＥＴ１６のビット領域に対応するビットコンタクトホールは形成されていない。
【００２９】
ダミーワード線１０及び１１に、第１の電圧印加回路２７を介して接地電位ＶSSが印加されている。接地電位ＶSSは、ダミーワード線１０及び１１に対応するＭＩＳＦＥＴ１５及び１６を非導通状態にするゲート電圧である。最外周不純物拡散領域２５に、第２の電圧印加回路２８を介して、読出電圧Ｖiiの半分の電圧Ｖii／２が印加されている。ここで、読出電圧Ｖiiは、内部動作電位である。
【００３０】
ＭＩＳＦＥＴ１５及び１６が非導通状態にされているため、ダミーワード線１０と１１との間に配置されているストレージ領域２１及び２２が直流的にフローティング状態になる。従って、ストレージコンタクトホール１７及び１９の形成時にオーバエッチングを行ってダミーワード線１０とストレージ領域２２、及びダミーワード線１１とストレージ領域２１とが短絡しても、両者間に直流電流が定常的に流れることはない。また、最外周不純物拡散領域２５の上にはストレージコンタクトホール１０６及びビットコンタクトホール１１１が形成されていないため、ダミーワード線１１と最外周不純物拡散領域２５との短絡を防止することができる。このため、スタンバイ電流不良の発生を防止し、歩留りの向上を図ることが可能になる。
【００３１】
次に、図２〜図４を参照して、図１に示す半導体装置の製造方法を説明する。図２〜図４は、図１の一点鎖線Ａ２−Ａ２における断面図である。
【００３２】
図２（Ａ）に示すように、ｐ型シリコン基板３０の表面上にフィールド酸化膜３１が形成され、活性領域１０４が画定されている。活性領域１０４の上を、紙面に垂直な方向にワード線１００及びダミーワード線１０が通過している。活性領域１０４の図の左側及び右側のフィールド酸化膜３１の上を、それぞれ紙面に垂直な方向にワード線１００及びダミーワード線１１が通過している。
【００３３】
活性領域１０４上では、ワード線１００及びダミーワード線１０はゲート酸化膜３２の上に配置されている。ワード線１００、ダミーワード線１０及び１１は、ポリシリコン膜とＷＳｉ膜との２層構造を有する。ワード線１００、ダミーワード線１０及び１１の上に、ＳｉＯ2 からなる上部絶縁膜３３が形成されている。ここまでの構造は、周知のシリコン局所酸化（ＬＯＣＯＳ）、熱酸化、化学気相成長（ＣＶＤ）、フォトリソグラフィ、及び反応性イオンエッチング（ＲＩＥ）の技術を用いて形成することができる。
【００３４】
ワード線１００及びダミーワード線１０、１１をマスクとして、活性領域１０４の表面層に、リン（Ｐ）イオンを注入する。このイオン注入は、例えば加速エネルギ２０ｋｅＶ、ドーズ２．５Ｅ１３ｃｍ-2の条件で行う。ワード線１００及びダミーワード線１０の両側に、不純物拡散領域が形成される。図２（Ａ）の両端の不純物拡散領域がストレージ領域１０６であり、中央の不純物拡散領域がビット領域１０７である。
【００３５】
ワード線１００、ダミーワード線１０、１１の各配線と上部絶縁膜３３との積層構造の側面上にＳｉＯ2 からなるサイドウォール絶縁膜３５を形成する。サイドウォール絶縁膜３５は、基板の全表面上にＳｉＯ2 膜を堆積した後、異方性エッチングを行うことにより形成される。
【００３６】
基板の全表面を覆うように、ＳｉＯ2 からなる厚さ約２０ｎｍの保護膜３６をＣＶＤにより形成する。保護膜３６の表面上にＳｉＮからなる厚さ約７０ｎｍのエッチング停止膜３７をＣＶＤにより形成する。エッチング停止膜３７の表面上にＢＰＳＧからなる厚さ約１．７５μｍの層間絶縁膜３８を堆積する。層間絶縁膜３８の堆積後、ＣＭＰによりその表面を平坦化する。
【００３７】
図２（Ｂ）に示すように、ストレージ領域１０６に対応する位置にストレージコンタクトホール１１０を形成するとともに、ビット領域１０７に対応する位置にビットコンタクトホール１１１を形成する。以下、ストレージコンタクトホール１１０及びビットコンタクトホール１１１の形成方法を説明する。
【００３８】
コンタクトホールを形成しない領域をレジストパターンで覆う。ＳｉＮからなるエッチング停止膜３７のエッチング速度が十分遅く、ＢＰＳＧからなる層間絶縁膜３８のエッチング速度が速い条件で層間絶縁膜３８をエッチングする。エッチング方法として、例えばＣ4 Ｆ8 ／Ａｒ／Ｏ2 ／ＣＯを用いたＲＩＥが挙げられる。この条件でエッチングを行うことにより、エッチング停止膜３７が露出した時点で再現性よくエッチングを停止させることができる。
【００３９】
次に、ＳｉＯ2 からなる保護膜３６のエッチング速度が十分遅く、ＳｉＮからなるエッチング停止膜３７のエッチング速度が速い条件でエッチング停止膜３７をエッチングする。エッチング方法として、例えばＣＨＦ3 ／Ｏ2 を用いたＲＩＥが挙げられる。このとき、ストレージ領域１０６及びビット領域１０７の表面が保護膜３６で覆われているため、これらの領域が受けるダメージを軽減することができる。エッチング停止膜３７を除去した後、これらのコンタクトホールの底面に露出した保護膜３６をウェットエッチングにより除去し、最後にレジストパターンを剥離する。
【００４０】
層間絶縁膜３８のエッチング時にはエッチング停止膜３７でエッチングが停止し、エッチング停止膜３７のエッチング時には保護膜３６でエッチングが停止する。また、保護膜３６の厚さは上部絶縁膜３３及びサイドウォール絶縁膜３５の厚さに比べて十分薄いため、保護膜３６をエッチングするときに、上部絶縁膜３３及びサイドウォール絶縁膜３５を再現性良く残すことができる。。このため、ストレージコンタクトホール１１０がワード線１００及びダミーワード線１１に部分的に重なっている場合でも、ワード線１００及びダミーワード線１１を露出させることなく、ストレージコンタクトホール１１０を形成することができる。また、コンタクトホールの位置合わせ誤差が生じた場合にも、ワード線１００、ダミーワード線１０及び１１の露出を防止することができる。
【００４１】
図３（Ａ）に示すように、ストレージコンタクトホール１１０の内面上にアモルファスシリコンからなる蓄積電極４０を形成するとともに、ビットコンタクトホール１１１の内面上に、アモルファスシリコン膜４１を形成する。以下、蓄積電極４０及びアモルファスシリコン膜４１の形成方法を説明する。
【００４２】
ストレージコンタクトホール１１０及びビットコンタクトホール１１１の内面を含む基板の全表面上に、Ｐをドープされた厚さ５０ｎｍのアモルファスシリコン膜をＣＶＤにより堆積する。ストレージコンタクトホール１１０及びビットコンタクトホール１１１内を埋め込むようにレジスト膜を塗布する。層間絶縁膜３８の表面が露出するまでＣＭＰを行う。コンタクトホール内に残っているレジスト膜を除去する。このようにして、コンタクトホール１１０と１１１の内面上にのみ蓄積電極４０及びアモルファスシリコン膜４１を形成することができる。
【００４３】
図３（Ｂ）に示すように、基板の全表面上にＳｉＮからなる厚さ５．５ｎｍの誘電体膜４２をＣＶＤにより堆積する。誘電体膜４２の表面層を薄く酸化する。誘電体膜４２の表面上に、厚さ１００ｎｍのＰドープのアモルファスシリコン膜をＣＶＤにより堆積する。このアモルファスシリコン膜のうちビットコンタクトホール１１１の開口部周辺の部分を除去する。ストレージコンタクトホール１１０の中及び平坦面上に、アモルファスシリコンからなる共通電極４３が残る。ストレージコンタクトホール１１０ごとに、蓄積電極４０、誘電体膜４２及び共通電極４３からなるキャパシタが形成される。ビットコンタクトホール１１１の中には、アモルファスシリコン膜４４が残る。
【００４４】
図４（Ａ）に示すように、基板の全表面上にＳｉＯ2 からなる層間絶縁膜５０をＣＶＤにより堆積する。層間絶縁膜５０に、ビットコンタクトホール１１１の開口部を露出させる開口５１を形成する。このとき、開口５１の底面に現れた誘電体膜４２も除去する。開口５１の底面に、アモルファスシリコン膜４１の上側の端面が露出する。
【００４５】
図４（Ｂ）に示すように、基板の全表面上にＴｉ／ＴｉＮ／Ｗ（／は下層／上層を示す）からなる導電膜を堆積し、パターニングしてビット線１０８を形成する。ビット線１０８は、ビットコンタクトホール１１１内のアモルファスシリコン膜４１を介してビット領域１０７に接続される。
【００４６】
ワード線１００をゲート電極とし、その両側のストレージ領域１０６とビット領域１０７とをソース／ドレイン領域とするＭＩＳＦＥＴ１０５が形成される。ダミーワード線１０をゲート電極とし、その両側のストレージ領域１０６とビット領域１０７とをソース／ドレイン領域とするＭＩＳＦＥＴ１５が形成される。
【００４７】
図４（Ｂ）において、ダミーワード線１１を被覆する上部絶縁膜３３及びサイドウォール絶縁膜３５の一部が除去されて、ダミーワード線１１と蓄積電極４０が接触すると、ダミーワード線１１とＭＩＳＦＥＴ１５のストレージ領域１０６とが短絡される。この場合でも、ストレージ領域１０６がフローティング状態であるため、ダミーワード線１１とストレージ領域１０６間に定常的な電流は流れない。
【００４８】
図５は、第２の実施例による半導体装置の概略平面図を示す。図１に示す第１の実施例では、ダミーワード線１０と１１との間のストレージ領域１０６は、相互に分離されていた。第２の実施例では、ダミーワード線１０と１１との間のストレージ領域が、シリコン基板の表面層に形成された不純物拡散領域１０６ａにより相互に接続されている。
【００４９】
次に、図６及び図７を参照して、第３の実施例について説明する。第１の実施例による半導体装置では、ビット線がキャパシタよりも上の層に配置されていた。第３の実施例では、キャパシタがビット線よりも上の層に配置されている。
【００５０】
図６は、第３の実施例による半導体装置の概略平面図を示す。図６に示す半導体装置の各構成部分には、図１に示す半導体装置の対応する構成部分と同一の参照番号を付している。
【００５１】
図６の列方向に複数のワード線１００が延在し、行方向に複数のビット線１０８が延在している。最も外側のワード線１００よりもさらに外側に、２本のダミーワード線１０及び１１が配置されている。ワード線１００とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１０５が配置されている。ダミーワード線１０とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１５が配置され、ダミーワード線１１とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１６が配置されている。
【００５２】
図１では、キャパシタがビット線１０８の下に配置されているため、ストレージコンタクトホール１１０とビット線１０８とが部分的に重なった位置に配置されていた。これに対し、第３の実施例ではキャパシタがビット線よりも上に配置されるため、ストレージコンタクトホール１１０がビット線１０８の脇に配置されている。ストレージコンタクトホール１１０とビット線１０８との位置関係以外は、基本的に第１の実施例の場合と同様の配置である。
【００５３】
図７は、図６の一点鎖線Ａ７−Ａ７における断面図を示す。第１の実施例の図２（Ａ）に示すエッチング停止膜３７の堆積までの工程と同様の工程を経て図７に示すエッチング停止膜３７よりも下層の構造を形成する。
【００５４】
エッチング停止膜３７の上に、ＢＰＳＧからなる厚さ約０．７５μｍの層間絶縁膜６０を堆積し、ＣＭＰによりその表面の平坦化を行う。層間絶縁膜６０の、ストレージ領域１０６及びビット領域１０７に対応する位置に、それぞれストレージコンタクトホール１１０及びビットコンタクトホール１１１を形成する。コンタクトホール１１０及び１１１内に、ポリシリコンからなる導電性プラグ６１を埋め込む。
【００５５】
層間絶縁膜６０の上に、ＢＰＳＧからなる厚さ約０．８μｍの層間絶縁膜６３を堆積する。層間絶縁膜６３の、ビットコンタクトホール１１１に対応する位置に開口６４を形成する。層間絶縁膜６３の上に、開口６４内を埋め込み、ビットコンタクトホール１１１内の導電性プラグ６１に接続されたビット線１０８を形成する。ビット線１０８は、例えばドープトアモルファスＳｉ／ＷＳｉ2 で形成される。
【００５６】
ビット線１０８を覆うように、層間絶縁膜６３の上にＢＰＳＧからなる厚さ約０．８μｍの他の層間絶縁膜６５を堆積する。層間絶縁膜６５と６３の、ストレージコンタクトホール１１０に対応する位置に、開口６８を形成する。層間絶縁膜６５の上に、開口６８の各々に対応して蓄積電極７０を形成する。蓄積電極７０は、開口６８内を埋め尽くし、ストレージコンタクトホール１１０内の導電性プラグ６１に接続される。
【００５７】
蓄積電極７０を覆うように、層間絶縁膜６５の上にＳｉＮからなる誘電体膜７１を堆積する。誘電体膜７１の表面を薄く熱酸化する。誘電体膜７１の表面上に、ドープトアモルファスＳｉからなる共通電極７２を形成する。
【００５８】
第３の実施例の場合にも、図６に示すように、ストレージ領域１０６が外側のダミーワード線１１よりも内側にのみ配置されている。このため、接地電位ＶSSが印加された外側のダミーワード線１１と、電圧Ｖii／２が印加された最外周不純物拡散領域２５との短絡を防止することができる。また、ダミーワード線１０と１１との間のストレージ領域はフローティング状態にされているため、これらストレージ領域とダミーワード線１０、１１とが短絡したとしても、スタンバイ電流は流れない。
【００５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ストレージコンタクトホール形成時のオーバエッチングに起因するダミーワード線と不純物拡散領域との短絡が生じた場合でも、両者間に定常的な電流が流れることを防止できる。このため、半導体装置の歩留り向上を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の概略平面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その１）である。
【図３】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その２）である。
【図４】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その３）である。
【図５】本発明の第２の実施例による半導体装置の概略平面図である。
【図６】本発明の第３の実施例による半導体装置の概略平面図である。
【図７】本発明の第３の実施例による半導体装置の概略断面図である。
【図８】従来例による半導体装置の概略平面図である。
【図９】従来例による半導体装置のストレージコンタクトホール部の断面図である。
【符号の説明】
１０、１１ ダミーワード線
１５、１６、１０５ ＭＩＳＦＥＴ
１７、１９、１１０ ストレージコンタクトホール
１８、１１１ ビットコンタクトホール
２１、２２、１０６ ストレージ領域
２５、１２５ 最外周不純物拡散領域
２７ 第１の電圧印加回路
２８ 第２の電圧印加回路
３０ シリコン基板
３１ フィールド酸化膜
３２ ゲート酸化膜
３３ 上部絶縁膜
３５ サイドウォール絶縁膜
３６ 保護膜
３７ エッチング停止膜
３８、５０、６０、６３、６５ 層間絶縁膜
４０、７０ 蓄積電極
４１、４４ アモルファスシリコン膜
４２、７１ 誘電体膜
４３、７２ 共通電極
５１、６４、６８ 開口
６１ 導電性プラグ
１００ ワード線
１０４ 活性領域
１０６ａ 不純物拡散領域
１０７ ビット領域
１０８ ビット線
１２０ ワードドライバ回路
１３０ センスアンプ回路
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＭＩＳＦＥＴが基板面内に規則的に配置された半導体装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を例にとり、従来の技術を説明する。
【０００３】
図８は、従来のＤＲＡＭの概略平面図を示す。半導体基板の表面上に、図の列方向（縦方向）に延在する複数のワード線１００が等間隔に配置されている。最も外側のワード線１００よりもさらに外側に、列方向に延在する１本のダミーワード線１０１が配置されている。
【０００４】
ワード線１００及びダミーワード線１０１の各々に対応して複数のＭＩＳＦＥＴ１０５が配置されている。複数のＭＩＳＦＥＴ１０５は、行方向及び列方向に規則的に配置されている。ワード線１００及びダミーワード線１０１は、対応するＭＩＳＦＥＴ１０５のゲート電極を兼ねている。
【０００５】
１つの活性領域１０４の上を２本のワード線１００が通過し、１つの活性領域１０４内に２つのＭＩＳＦＥＴ１０５が形成される。ＭＩＳＦＥＴ１０５を覆うように、基板上に層間絶縁膜が形成されている。各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の両端に位置するストレージ領域１０６の各々に対応して、層間絶縁膜にストレージコンタクトホール１１０が形成されている。ストレージコンタクトホール１１０の各々の中に、キャパシタが形成されている。キャパシタの一方の電極は、対応するストレージ領域１０６に接続され、他方の電極は、キャパシタ相互間で接続されて共通電極を構成している。
【０００６】
ストレージコンタクトホール１１０は、その中に形成されるキャパシタの静電容量を大きくするために、なるべく大きくすることが好ましい。このため、基板法線方向から見たとき、ストレージコンタクトホール１１０とワード線１００とが部分的に重なるように配置されている。ストレージコンタクトホール１１０内に形成されるキャパシタとワード線との間は、絶縁膜で絶縁されている。
【０００７】
各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち活性領域１０４の中央部に位置するビット領域１０７は、２つのＭＩＳＦＥＴ１０５で共有される。ビット領域１０７の各々に対応して、層間絶縁膜にビットコンタクトホール１１１が形成されている。ビットコンタクトホール１１１の各行に対応して、層間絶縁膜の上に行方向に延在するビット線１０８が配置されている。ビット領域１０７は、ビットコンタクトホール１１１を介して対応するビット線１０８に接続されている。
【０００８】
ワード線１００は、ワードドライバ回路１２０に接続されている。ワードドライバ回路１２０は、各ワード線に選択的に電気信号を印加する。より具体的には、情報を読み出すべき列のワード線１００に電圧Ｖiiを印加し、他のワード線１００には接地電位ＶSSを印加する。ダミーワード線１０１には、接地電位ＶSSが与えられている。接地電位ＶSSは、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａを非導通状態にする。
【０００９】
ダミーワード線１０１の外側の、基板表面層に、列方向に延在する最外周不純物拡散領域１２５が配置されている。最外周不純物拡散領域１２５は、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａのストレージ領域を兼ねている。最外周不純物拡散領域１２５には、ワード線１００に印加される読出電位Ｖiiの半分の電圧Ｖii／２が印加されている。最外周不純物拡散領域１２５は、周辺回路のトランジスタの動作等に起因して生じた電子を捕獲し、メモリセル部へのこれらの電子の注入を防止する。
【００１０】
各ビット線１０８は、センスアンプ回路１３０に接続されている。センスアンプ回路１３０は、最外周不純物拡散領域１２５よりもさらに外側に配置されている。センスアンプ回路１３０は、ビット線１０８に現れた電圧を検出する。なお、最も外側（図８の最も上の行）のビット線１０８ａはセンスアンプ回路１３０に接続されておらず、ダミーとされている。
【００１１】
すなわち、ワード線及びビット線の双方共、最も外側のものはダミーであり、ダミーワード線及びダミービット線に対応して配置されたＭＩＳＦＥＴは、メモリセルとして働かない。このように、ダミーのワード線及びビット線を配置するのは、実際にメモリセルとして機能する領域のパターンを安定して形成するためである。
【００１２】
同様の理由により、ダミーワード線１０１に対応するＭＩＳＦＥＴ１０５ａのストレージ領域にも、ストレージコンタクトホール１１０ａが形成されている。また、図８の第２行目のビット線１０８ｂに対応して、ダミーワード線１０１と最外周不純物拡散領域１２５とに跨がるように、ストレージコンタクトホール１１０ｂが形成されている。
【００１３】
【発明が解決しようとする課題】
図９は、図８の一点鎖線Ａ９−Ａ９における断面図を示す。ｐ型シリコン基板１５０の表面上にフィールド酸化膜１５１が形成されている。フィールド酸化膜１５１によって画定された活性領域の表面層に、リン（Ｐ）をドープされてｎ型にされた最外周不純物拡散領域１２５が形成されている。
【００１４】
フィールド酸化膜１５１の端の近傍領域の上に、ダミーワード線１０１が形成されている。ダミーワード線１０１は、ポリシリコン膜１０１ａとＷＳｉ膜１０１ｂとの積層構造を有する。ＷＳｉ膜１０１ｂの上に、ＳｉＯ2 からなる上部絶縁膜１５２が形成されている。ダミーワード線１０１と上部絶縁膜１５２との積層構造の側面上に、ＳｉＯ2 からなるサイドウォール絶縁膜１５３が形成されている。すなわち、ダミーワード線１０１は、その上面及び側面を、ＳｉＯ2 からなる上部絶縁膜１５２及びサイドウォール絶縁膜１５３で覆われている。
【００１５】
上部絶縁膜１５２、サイドウォール絶縁膜１５３、及び最外周不純物拡散領域１２５の表面を覆うように、ＳｉＯ2 からなる保護膜１５５が形成され、その上にＳｉＮからなるエッチング停止膜１５６が形成されている。エッチング停止膜１５６の上に、ボロフォスフォシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜１５７が形成されている。層間絶縁膜１５７の表面は、化学機械研磨（ＣＭＰ）により平坦化されている。
【００１６】
層間絶縁膜１５７に、最外周不純物拡散領域１２５の表面を露出させるストレージコンタクトホール１１０ｂが形成されている。ストレージコンタクトホール１１０ｂは、ダミーワード線１０１の一部の領域上まで広げられている。層間絶縁膜１５７をエッチングするときに、ＳｉＮからなるエッチング停止膜１５６により再現性よくエッチングを停止することができる。
【００１７】
ストレージコンタクトホール１１０ｂの底面に露出したエッチング停止膜は除去される。エッチング停止膜の除去時に、ＳｉＯ2 からなる保護膜１５５が、最外周不純物拡散領域１２５を保護する。ストレージコンタクトホール１１０ｂの底面に露出した保護膜１５５は、最終的には除去される。
【００１８】
ストレージコンタクトホール１１０ｂの側面及び底面上に、ポリシリコンからなるストレージ電極１６０が形成されている。ストレージ電極１６０の表面及び層間絶縁膜１６１の上面が、ＳｉＮからなる誘電体膜１６１で覆われている。なお、誘電体膜１６１の表面を酸化して、その表面上に薄いＳｉＯ膜を形成してもよい。誘電体膜１６１の表面上に、ポリシリコンからなる共通電極１６２が形成されている。
【００１９】
ダミーワード線１０１と蓄積電極１６０とは、上部絶縁膜１５２及びサイドウォール絶縁膜１５３によって相互に絶縁されている。しかし、ストレージコンタクトホール１１０ｂを形成する時のオーバエッチングにより、ダミーワード線１０１と蓄積電極１６０とが接触する場合がある。両者が接触すると、ダミーワード線１０１と最外周不純物拡散領域１２５とが蓄積電極１６０を介して短絡する。ダミーワード線１０１には接地電位ＶSSが与えられ、最外周不純物拡散領域１２５には電圧Ｖii／２が与えられているため、両者が短絡すると電流が常時流れることになる。この場合、たとえメモリセル部にビット不良がないとしてもスタンバイ電流不良となってしまう。
【００２０】
本発明の目的は、スタンバイ電流不良の生じにくい半導体装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明の一観点によると、
半導体基板と、
前記半導体基板の表面上に、相互にある間隔を隔てて配置され、各々が第１の方向に延在する複数のワード線と、
前記ワード線のうち最も外側に配置されたワード線よりもさらに外側に、ある間隔を隔てて配置され、第１の方向に延在する少なくとも２本のダミーワード線と、
前記ワード線及びダミーワード線の各々に対応して複数個形成され、第１の方向及び該第１の方向に交差する第２の方向に規則的に配置されたＭＩＳＦＥＴであって、各ＭＩＳＦＥＴのゲート電極を、対応するワード線もしくはダミーワード線が兼ねている前記ＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ＭＩＳＦＥＴの各々のソース／ドレイン領域のうち一方のストレージ領域に対応して配置されたストレージコンタクトホールであって、前記ストレージ領域が、前記ダミーワード線のうち外側のダミーワード線よりも内側にのみ分布するように選択され、前記２本のダミーワード線の各々に対応するＭＩＳＦＥＴのストレージ領域に対応して設けられた前記ストレージコンタクトホールが、基板法線方向から見て、前記２本のダミーワード線の少なくとも一方に部分的に重なっている前記ストレージコンタクトホールと、
前記ストレージコンタクトホールの底面において前記ストレージ領域の各々に接続されたキャパシタと、
前記ワード線に接続され、各ワード線に選択的に電気信号を印加するワードドライバ回路と、
前記ダミーワード線に、第１の固定電圧を印加する第１の電圧印加回路と、
前記外側のダミーワード線よりも外側に、該ダミーワード線に沿って配置され、前記半導体基板の表面層に不純物をドープして形成され、前記外側のダミーワード線に対応するＭＩＳＦＥＴの各々のソース／ドレイン領域のうち該ダミーワード線よりも外側に配置されたビット領域を兼ねている最外周不純物拡散領域と、
前記最外周不純物拡散領域に、前記第１の固定電圧とは異なる第２の固定電圧を印加する第２の電圧印加回路と
を有する半導体装置が提供される。
【００２２】
ストレージ領域が外側のダミーワード線よりも内側にのみ分布している。従って、ストレージコンタクトホール形成時にオーバエッチングしてダミーワード線が露出したとしても、外側のダミーワード線よりも外側に配置されたビット領域とダミーワード線とが、キャパシタを介して短絡されることがない。このため、第１の固定電圧と第２の固定電圧との間で定常的に電流が流れることを防止できる。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施例による半導体装置の概略平面図を示す。複数のワード線１００が図１の列方向（縦方向）に延在し、複数のビット線１０８が行方向（横方向）に延在している。ワード線１１０とビット線１０８との所定の交差箇所に、ＭＩＳＦＥＴ１０５が配置されている。より具体的には、（２×ｉ）行目のビット線１０８に関しては、（４×ｊ）列目及び（４×ｊ＋３）列目のワード線１００に対応する位置にＭＩＳＦＥＴ１０５が配置され、（２×ｉ＋１）行目のビット線１０８に関しては、（４×ｊ＋１）列目及び（４×ｊ＋２）列目のワード線１００に対応する位置にＭＩＳＦＥＴ１０５が配置されている。ここで、ｉ，ｊ＝０，１，２，３・・・である（本明細書において、以下のｉ及びｊも同様）。
【００２４】
ＭＩＳＦＥＴ１０５のゲート電極は、対応するワード線１００が兼ねている。各ＭＩＳＦＥＴ１０５のソース／ドレイン領域のうち一方のストレージ領域１０６に対応して、ストレージコンタクトホール１１０が配置され、他方のビット領域に対応してビットコンタクトホール１１１が配置されている。各ワード線１００はワードドライバ回路１２０に接続され、各ビット線１０８は、センスアンプ回路１３０に接続されている。これらの構成は図８に示す従来例の半導体装置の構成と同様であるので、ここでは詳細な説明を省略する。
【００２５】
複数のワード線１００のうち最も外側のワード線のさらに外側に、ダミーワード線１０が配置され、その外側にダミーワード線１１が配置されている。ダミーワード線１０と（２×ｉ）行目のビット線１０８との交差箇所の各々に、ＭＩＳＦＥＴ１５が配置され、ワード線１１と（２×ｉ＋１）行目のビット線１０８との交差箇所の各々にＭＩＳＦＥＴ１６が配置されている。
【００２６】
ＭＩＳＦＥＴ１５のストレージ領域２１及びＭＩＳＦＥＴ１６のストレージ領域２２が、２本のダミーワード線１０と１１との間に配置されている。すなわち、ＭＩＳＦＥＴ１０５、１５、及び１６のストレージ領域１０６、２１、及び２２は、外側のダミーワード線１１よりも内側にのみ配置されている。ストレージ領域２１及び２２に対応するストレージコンタクトホール１７及び１９は、それぞれダミーワード線１１及び１０と部分的に重なるように配置されている。
【００２７】
ＭＩＳＦＥＴ１５に対応するビットコンタクトホール１８が、ダミーワード線１０とその内側のワード線１００との間に配置されている。
【００２８】
外側のダミーワード線１１よりもさらに外側に、シリコン基板の表面層にリンをドープして形成された最外周不純物拡散領域２５が配置されている。最外周不純物拡散領域２５は、ダミーワード線１１に沿って列方向に延在し、ＭＩＳＦＥＴ１６のビット領域を兼ねている。ただし、ＭＩＳＦＥＴ１６のビット領域に対応するビットコンタクトホールは形成されていない。
【００２９】
ダミーワード線１０及び１１に、第１の電圧印加回路２７を介して接地電位ＶSSが印加されている。接地電位ＶSSは、ダミーワード線１０及び１１に対応するＭＩＳＦＥＴ１５及び１６を非導通状態にするゲート電圧である。最外周不純物拡散領域２５に、第２の電圧印加回路２８を介して、読出電圧Ｖiiの半分の電圧Ｖii／２が印加されている。ここで、読出電圧Ｖiiは、内部動作電位である。
【００３０】
ＭＩＳＦＥＴ１５及び１６が非導通状態にされているため、ダミーワード線１０と１１との間に配置されているストレージ領域２１及び２２が直流的にフローティング状態になる。従って、ストレージコンタクトホール１７及び１９の形成時にオーバエッチングを行ってダミーワード線１０とストレージ領域２２、及びダミーワード線１１とストレージ領域２１とが短絡しても、両者間に直流電流が定常的に流れることはない。また、最外周不純物拡散領域２５の上にはストレージコンタクトホール１０６及びビットコンタクトホール１１１が形成されていないため、ダミーワード線１１と最外周不純物拡散領域２５との短絡を防止することができる。このため、スタンバイ電流不良の発生を防止し、歩留りの向上を図ることが可能になる。
【００３１】
次に、図２〜図４を参照して、図１に示す半導体装置の製造方法を説明する。図２〜図４は、図１の一点鎖線Ａ２−Ａ２における断面図である。
【００３２】
図２（Ａ）に示すように、ｐ型シリコン基板３０の表面上にフィールド酸化膜３１が形成され、活性領域１０４が画定されている。活性領域１０４の上を、紙面に垂直な方向にワード線１００及びダミーワード線１０が通過している。活性領域１０４の図の左側及び右側のフィールド酸化膜３１の上を、それぞれ紙面に垂直な方向にワード線１００及びダミーワード線１１が通過している。
【００３３】
活性領域１０４上では、ワード線１００及びダミーワード線１０はゲート酸化膜３２の上に配置されている。ワード線１００、ダミーワード線１０及び１１は、ポリシリコン膜とＷＳｉ膜との２層構造を有する。ワード線１００、ダミーワード線１０及び１１の上に、ＳｉＯ2 からなる上部絶縁膜３３が形成されている。ここまでの構造は、周知のシリコン局所酸化（ＬＯＣＯＳ）、熱酸化、化学気相成長（ＣＶＤ）、フォトリソグラフィ、及び反応性イオンエッチング（ＲＩＥ）の技術を用いて形成することができる。
【００３４】
ワード線１００及びダミーワード線１０、１１をマスクとして、活性領域１０４の表面層に、リン（Ｐ）イオンを注入する。このイオン注入は、例えば加速エネルギ２０ｋｅＶ、ドーズ２．５Ｅ１３ｃｍ-2の条件で行う。ワード線１００及びダミーワード線１０の両側に、不純物拡散領域が形成される。図２（Ａ）の両端の不純物拡散領域がストレージ領域１０６であり、中央の不純物拡散領域がビット領域１０７である。
【００３５】
ワード線１００、ダミーワード線１０、１１の各配線と上部絶縁膜３３との積層構造の側面上にＳｉＯ2 からなるサイドウォール絶縁膜３５を形成する。サイドウォール絶縁膜３５は、基板の全表面上にＳｉＯ2 膜を堆積した後、異方性エッチングを行うことにより形成される。
【００３６】
基板の全表面を覆うように、ＳｉＯ2 からなる厚さ約２０ｎｍの保護膜３６をＣＶＤにより形成する。保護膜３６の表面上にＳｉＮからなる厚さ約７０ｎｍのエッチング停止膜３７をＣＶＤにより形成する。エッチング停止膜３７の表面上にＢＰＳＧからなる厚さ約１．７５μｍの層間絶縁膜３８を堆積する。層間絶縁膜３８の堆積後、ＣＭＰによりその表面を平坦化する。
【００３７】
図２（Ｂ）に示すように、ストレージ領域１０６に対応する位置にストレージコンタクトホール１１０を形成するとともに、ビット領域１０７に対応する位置にビットコンタクトホール１１１を形成する。以下、ストレージコンタクトホール１１０及びビットコンタクトホール１１１の形成方法を説明する。
【００３８】
コンタクトホールを形成しない領域をレジストパターンで覆う。ＳｉＮからなるエッチング停止膜３７のエッチング速度が十分遅く、ＢＰＳＧからなる層間絶縁膜３８のエッチング速度が速い条件で層間絶縁膜３８をエッチングする。エッチング方法として、例えばＣ4 Ｆ8 ／Ａｒ／Ｏ2 ／ＣＯを用いたＲＩＥが挙げられる。この条件でエッチングを行うことにより、エッチング停止膜３７が露出した時点で再現性よくエッチングを停止させることができる。
【００３９】
次に、ＳｉＯ2 からなる保護膜３６のエッチング速度が十分遅く、ＳｉＮからなるエッチング停止膜３７のエッチング速度が速い条件でエッチング停止膜３７をエッチングする。エッチング方法として、例えばＣＨＦ3 ／Ｏ2 を用いたＲＩＥが挙げられる。このとき、ストレージ領域１０６及びビット領域１０７の表面が保護膜３６で覆われているため、これらの領域が受けるダメージを軽減することができる。エッチング停止膜３７を除去した後、これらのコンタクトホールの底面に露出した保護膜３６をウェットエッチングにより除去し、最後にレジストパターンを剥離する。
【００４０】
層間絶縁膜３８のエッチング時にはエッチング停止膜３７でエッチングが停止し、エッチング停止膜３７のエッチング時には保護膜３６でエッチングが停止する。また、保護膜３６の厚さは上部絶縁膜３３及びサイドウォール絶縁膜３５の厚さに比べて十分薄いため、保護膜３６をエッチングするときに、上部絶縁膜３３及びサイドウォール絶縁膜３５を再現性良く残すことができる。。このため、ストレージコンタクトホール１１０がワード線１００及びダミーワード線１１に部分的に重なっている場合でも、ワード線１００及びダミーワード線１１を露出させることなく、ストレージコンタクトホール１１０を形成することができる。また、コンタクトホールの位置合わせ誤差が生じた場合にも、ワード線１００、ダミーワード線１０及び１１の露出を防止することができる。
【００４１】
図３（Ａ）に示すように、ストレージコンタクトホール１１０の内面上にアモルファスシリコンからなる蓄積電極４０を形成するとともに、ビットコンタクトホール１１１の内面上に、アモルファスシリコン膜４１を形成する。以下、蓄積電極４０及びアモルファスシリコン膜４１の形成方法を説明する。
【００４２】
ストレージコンタクトホール１１０及びビットコンタクトホール１１１の内面を含む基板の全表面上に、Ｐをドープされた厚さ５０ｎｍのアモルファスシリコン膜をＣＶＤにより堆積する。ストレージコンタクトホール１１０及びビットコンタクトホール１１１内を埋め込むようにレジスト膜を塗布する。層間絶縁膜３８の表面が露出するまでＣＭＰを行う。コンタクトホール内に残っているレジスト膜を除去する。このようにして、コンタクトホール１１０と１１１の内面上にのみ蓄積電極４０及びアモルファスシリコン膜４１を形成することができる。
【００４３】
図３（Ｂ）に示すように、基板の全表面上にＳｉＮからなる厚さ５．５ｎｍの誘電体膜４２をＣＶＤにより堆積する。誘電体膜４２の表面層を薄く酸化する。誘電体膜４２の表面上に、厚さ１００ｎｍのＰドープのアモルファスシリコン膜をＣＶＤにより堆積する。このアモルファスシリコン膜のうちビットコンタクトホール１１１の開口部周辺の部分を除去する。ストレージコンタクトホール１１０の中及び平坦面上に、アモルファスシリコンからなる共通電極４３が残る。ストレージコンタクトホール１１０ごとに、蓄積電極４０、誘電体膜４２及び共通電極４３からなるキャパシタが形成される。ビットコンタクトホール１１１の中には、アモルファスシリコン膜４４が残る。
【００４４】
図４（Ａ）に示すように、基板の全表面上にＳｉＯ2 からなる層間絶縁膜５０をＣＶＤにより堆積する。層間絶縁膜５０に、ビットコンタクトホール１１１の開口部を露出させる開口５１を形成する。このとき、開口５１の底面に現れた誘電体膜４２も除去する。開口５１の底面に、アモルファスシリコン膜４１の上側の端面が露出する。
【００４５】
図４（Ｂ）に示すように、基板の全表面上にＴｉ／ＴｉＮ／Ｗ（／は下層／上層を示す）からなる導電膜を堆積し、パターニングしてビット線１０８を形成する。ビット線１０８は、ビットコンタクトホール１１１内のアモルファスシリコン膜４１を介してビット領域１０７に接続される。
【００４６】
ワード線１００をゲート電極とし、その両側のストレージ領域１０６とビット領域１０７とをソース／ドレイン領域とするＭＩＳＦＥＴ１０５が形成される。ダミーワード線１０をゲート電極とし、その両側のストレージ領域１０６とビット領域１０７とをソース／ドレイン領域とするＭＩＳＦＥＴ１５が形成される。
【００４７】
図４（Ｂ）において、ダミーワード線１１を被覆する上部絶縁膜３３及びサイドウォール絶縁膜３５の一部が除去されて、ダミーワード線１１と蓄積電極４０が接触すると、ダミーワード線１１とＭＩＳＦＥＴ１５のストレージ領域１０６とが短絡される。この場合でも、ストレージ領域１０６がフローティング状態であるため、ダミーワード線１１とストレージ領域１０６間に定常的な電流は流れない。
【００４８】
図５は、第２の実施例による半導体装置の概略平面図を示す。図１に示す第１の実施例では、ダミーワード線１０と１１との間のストレージ領域１０６は、相互に分離されていた。第２の実施例では、ダミーワード線１０と１１との間のストレージ領域が、シリコン基板の表面層に形成された不純物拡散領域１０６ａにより相互に接続されている。
【００４９】
次に、図６及び図７を参照して、第３の実施例について説明する。第１の実施例による半導体装置では、ビット線がキャパシタよりも上の層に配置されていた。第３の実施例では、キャパシタがビット線よりも上の層に配置されている。
【００５０】
図６は、第３の実施例による半導体装置の概略平面図を示す。図６に示す半導体装置の各構成部分には、図１に示す半導体装置の対応する構成部分と同一の参照番号を付している。
【００５１】
図６の列方向に複数のワード線１００が延在し、行方向に複数のビット線１０８が延在している。最も外側のワード線１００よりもさらに外側に、２本のダミーワード線１０及び１１が配置されている。ワード線１００とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１０５が配置されている。ダミーワード線１０とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１５が配置され、ダミーワード線１１とビット線１０８との所定の交差箇所にＭＩＳＦＥＴ１６が配置されている。
【００５２】
図１では、キャパシタがビット線１０８の下に配置されているため、ストレージコンタクトホール１１０とビット線１０８とが部分的に重なった位置に配置されていた。これに対し、第３の実施例ではキャパシタがビット線よりも上に配置されるため、ストレージコンタクトホール１１０がビット線１０８の脇に配置されている。ストレージコンタクトホール１１０とビット線１０８との位置関係以外は、基本的に第１の実施例の場合と同様の配置である。
【００５３】
図７は、図６の一点鎖線Ａ７−Ａ７における断面図を示す。第１の実施例の図２（Ａ）に示すエッチング停止膜３７の堆積までの工程と同様の工程を経て図７に示すエッチング停止膜３７よりも下層の構造を形成する。
【００５４】
エッチング停止膜３７の上に、ＢＰＳＧからなる厚さ約０．７５μｍの層間絶縁膜６０を堆積し、ＣＭＰによりその表面の平坦化を行う。層間絶縁膜６０の、ストレージ領域１０６及びビット領域１０７に対応する位置に、それぞれストレージコンタクトホール１１０及びビットコンタクトホール１１１を形成する。コンタクトホール１１０及び１１１内に、ポリシリコンからなる導電性プラグ６１を埋め込む。
【００５５】
層間絶縁膜６０の上に、ＢＰＳＧからなる厚さ約０．８μｍの層間絶縁膜６３を堆積する。層間絶縁膜６３の、ビットコンタクトホール１１１に対応する位置に開口６４を形成する。層間絶縁膜６３の上に、開口６４内を埋め込み、ビットコンタクトホール１１１内の導電性プラグ６１に接続されたビット線１０８を形成する。ビット線１０８は、例えばドープトアモルファスＳｉ／ＷＳｉ2 で形成される。
【００５６】
ビット線１０８を覆うように、層間絶縁膜６３の上にＢＰＳＧからなる厚さ約０．８μｍの他の層間絶縁膜６５を堆積する。層間絶縁膜６５と６３の、ストレージコンタクトホール１１０に対応する位置に、開口６８を形成する。層間絶縁膜６５の上に、開口６８の各々に対応して蓄積電極７０を形成する。蓄積電極７０は、開口６８内を埋め尽くし、ストレージコンタクトホール１１０内の導電性プラグ６１に接続される。
【００５７】
蓄積電極７０を覆うように、層間絶縁膜６５の上にＳｉＮからなる誘電体膜７１を堆積する。誘電体膜７１の表面を薄く熱酸化する。誘電体膜７１の表面上に、ドープトアモルファスＳｉからなる共通電極７２を形成する。
【００５８】
第３の実施例の場合にも、図６に示すように、ストレージ領域１０６が外側のダミーワード線１１よりも内側にのみ配置されている。このため、接地電位ＶSSが印加された外側のダミーワード線１１と、電圧Ｖii／２が印加された最外周不純物拡散領域２５との短絡を防止することができる。また、ダミーワード線１０と１１との間のストレージ領域はフローティング状態にされているため、これらストレージ領域とダミーワード線１０、１１とが短絡したとしても、スタンバイ電流は流れない。
【００５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ストレージコンタクトホール形成時のオーバエッチングに起因するダミーワード線と不純物拡散領域との短絡が生じた場合でも、両者間に定常的な電流が流れることを防止できる。このため、半導体装置の歩留り向上を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の概略平面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その１）である。
【図３】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その２）である。
【図４】本発明の第１の実施例による半導体装置の製造方法を説明するための半導体装置の断面図（その３）である。
【図５】本発明の第２の実施例による半導体装置の概略平面図である。
【図６】本発明の第３の実施例による半導体装置の概略平面図である。
【図７】本発明の第３の実施例による半導体装置の概略断面図である。
【図８】従来例による半導体装置の概略平面図である。
【図９】従来例による半導体装置のストレージコンタクトホール部の断面図である。
【符号の説明】
１０、１１ ダミーワード線
１５、１６、１０５ ＭＩＳＦＥＴ
１７、１９、１１０ ストレージコンタクトホール
１８、１１１ ビットコンタクトホール
２１、２２、１０６ ストレージ領域
２５、１２５ 最外周不純物拡散領域
２７ 第１の電圧印加回路
２８ 第２の電圧印加回路
３０ シリコン基板
３１ フィールド酸化膜
３２ ゲート酸化膜
３３ 上部絶縁膜
３５ サイドウォール絶縁膜
３６ 保護膜
３７ エッチング停止膜
３８、５０、６０、６３、６５ 層間絶縁膜
４０、７０ 蓄積電極
４１、４４ アモルファスシリコン膜
４２、７１ 誘電体膜
４３、７２ 共通電極
５１、６４、６８ 開口
６１ 導電性プラグ
１００ ワード線
１０４ 活性領域
１０６ａ 不純物拡散領域
１０７ ビット領域
１０８ ビット線
１２０ ワードドライバ回路
１３０ センスアンプ回路
Claims (7)
- 半導体基板と、
前記半導体基板の表面上に、相互にある間隔を隔てて配置され、各々が第１の方向に延在する複数のワード線と、
前記ワード線のうち最も外側に配置されたワード線よりもさらに外側に、ある間隔を隔てて配置され、第１の方向に延在する少なくとも２本のダミーワード線と、
前記ワード線及びダミーワード線の各々に対応して複数個形成され、第１の方向及び該第１の方向に交差する第２の方向に規則的に配置されたＭＩＳＦＥＴであって、各ＭＩＳＦＥＴのゲート電極を、対応するワード線もしくはダミーワード線が兼ねている前記ＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴを覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記ＭＩＳＦＥＴの各々のソース／ドレイン領域のうち一方のストレージ領域に対応して配置されたストレージコンタクトホールであって、前記ストレージ領域が、前記ダミーワード線のうち外側のダミーワード線よりも内側にのみ分布するように選択され、前記２本のダミーワード線の各々に対応するＭＩＳＦＥＴのストレージ領域に対応して設けられた前記ストレージコンタクトホールが、基板法線方向から見て、前記２本のダミーワード線の少なくとも一方に部分的に重なっている前記ストレージコンタクトホールと、
前記ストレージコンタクトホールの底面において前記ストレージ領域の各々に接続されたキャパシタと、
前記ワード線に接続され、各ワード線に選択的に電気信号を印加するワードドライバ回路と、
前記ダミーワード線に、第１の固定電圧を印加する第１の電圧印加回路と、
前記外側のダミーワード線よりも外側に、該ダミーワード線に沿って配置され、前記半導体基板の表面層に不純物をドープして形成され、前記外側のダミーワード線に対応するＭＩＳＦＥＴの各々のソース／ドレイン領域のうち該ダミーワード線よりも外側に配置されたビット領域を兼ねている最外周不純物拡散領域と、
前記最外周不純物拡散領域に、前記第１の固定電圧とは異なる第２の固定電圧を印加する第２の電圧印加回路と
を有する半導体装置。 - 前記２本のダミーワード線の各々に対応するＭＩＳＦＥＴのストレージ領域が、該２本のダミーワード線の間に配置されており、直流的にフローティング状態にされている請求項１に記載の半導体装置。
- 前記２本のダミーワード線の各々に対応するＭＩＳＦＥＴのストレージ領域が、前記半導体基板の表面層に形成されたフローティング状態の不純物拡散領域で相互に接続されている請求項２に記載の半導体装置。
- さらに、前記半導体基板の表面上に形成され前記第２の方向に延在する複数のビット線であって、該ビット線は、前記ＭＩＳＦＥＴの第１の方向に配列する規則に対応して配置され、対応する複数のＭＩＳＦＥＴのビット領域に接続されている請求項１〜３のいずれかに記載の半導体装置。
- 前記ビット線に接続され、各ビット線に現れた電圧を検出するセンスアンプ回路であって、前記外側のダミーワード線に対応するビット領域よりもさらに外側に配置された前記センスアンプ回路を有する請求項４に記載の半導体装置。
- 前記ビット線のうち最も外側のビット線よりもさらに外側にダミーのビット線が配置されており、該ダミーのビット線は、前記センスアンプ回路に接続されていない請求項５に記載の半導体装置。
- さらに、前記ダミーワード線の表面を覆い、前記層間絶縁膜とはエッチング耐性の異なる材料で形成されたエッチング停止膜を前記層間絶縁膜の下に有する請求項１〜６のいずれかに記載の半導体装置。
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