KR100396110B1 - 이중 직경 컨택트 플러그 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000009977 dual effect Effects 0.000 title claims description 4
- 239000004020 conductor Substances 0.000 claims abstract description 123
- 239000010410 layer Substances 0.000 claims abstract description 83
- 238000004377 microelectronic Methods 0.000 claims abstract description 31
- 238000004891 communication Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 48
- 239000003990 capacitor Substances 0.000 claims description 47
- 239000003989 dielectric material Substances 0.000 claims description 40
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- 238000001459 lithography Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 44
- 229910052751 metal Inorganic materials 0.000 abstract description 14
- 239000002184 metal Substances 0.000 abstract description 14
- 230000004888 barrier function Effects 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910021332 silicide Inorganic materials 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 229910045601 alloy Inorganic materials 0.000 abstract description 4
- 239000000956 alloy Substances 0.000 abstract description 4
- 150000002739 metals Chemical class 0.000 abstract description 4
- 239000003870 refractory metal Substances 0.000 abstract description 4
- 239000010970 precious metal Substances 0.000 abstract description 3
- 239000012790 adhesive layer Substances 0.000 abstract description 2
- 210000003739 neck Anatomy 0.000 description 65
- 230000015572 biosynthetic process Effects 0.000 description 12
- 239000007772 electrode material Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
본 발명은 마이크로일렉트로닉 디바이스 내에 매립된 플러그로 사용하기 위한 다중 직경 전기적 도전체를 개시한다. 다중 직경 전기적 도전체는 제 1 직경을 갖는 본체부와, 본체부와 접촉하며 제 1 직경보다 작은 적어도 하나의 제 2 직경을 갖는 적어도 하나의 넥(neck)부로 이루어진다. 바람직한 실시예에서, 다중 직경 도전체는 전극과 반도체 구조 내의 능동 회로 요소 사이의 전기적 통신을 제공하며 하부 본체부와 상부 넥부를 포함하는 이중 직경 도전체이다. 컨택트 플러그의 본체부 및 넥부를 형성하는데 사용되는 도전성 재료는 도핑된 폴리실리콘, 내화성 금속, 금속 규화물, 낮은 저항의 금속, 귀금속과 그 합금, 접착층, 금속 확산 장벽층, 산화물과 질화물 확산 장벽 재료로부터 선택될 수 있다. 바람직한 실시예에서, 본체부는 제 1 도전성 재료로 만들어지는 반면, 넥부는 제 2 도전성 재료로 형성된다. 다른 실시예에서, 본체부와 넥부는 동일한 도전성 재료로 형성된다. 또 다른 실시예에서, 컨택트 플러그는, 본체부와 넥부를 형성하는데 사용된 재료와 상이한 재료로 형성되며 본체부와 넥부 사이에 위치하는 추가적인 도전성 재료층을 더 포함한다. 추가적인 도전성 재료층은 넥부의 직경보다 작지 않고 본체부의 직경보다 크지 않은 직경을 갖는다.
Description
본 발명은 전반적으로 마이크로일렉트릭 디바이스 내에 매립된 플러그로 사용하기 위한 이중 직경 전기적 도전체 및 그 도전체의 제조 방법에 관한 것으로서, 보다 상세하게는 하부 본체부와 리소그래픽적으로 규정된 하부 본체부의 직경보다 작은 직경으로 제조된 상부 넥부로 이루어진 이중 직경 전기적 도전체와 도전체의 넥부를 규정하는 절연 측벽 스페이서를 구축하여 이러한 전기적 도전체를 제조하는 방법에 관한 것이다. 이러한 이중 직경 플러그 구조(geometry)의 사용은 오정렬 허용공차(misalignment tolerance)를 제공하여, 플러그의 넥부만이 후속 증착된 도전체에 의하여 완전하게 중첩될 때 플러그의 본체부는 후속 증착된 재료와 공정 분위기에 노출되는 것으로부터 보호된다.
근래의 마이크로일렉트로닉 디바이스에서, 고속 및 임시적 데이터 저장을 위하여 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스가 폭넓게 사용되어 왔다. DRAM 디바이스에서는, 캐패시터 메모리 셀의 치수가 작고 단위 면적에 대한 캐패시턴스 값이 높은 것이 높은 저장 밀도를 달성하는 바람직한 특성이다. DRAM 디바이스는 동적이라고 불리우는데 그 이유는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀이 저장된 데이터를 유지하기 위한 주기적 리프레시(refresh) 신호를 필요로 하지 않는데 반하여 DRAM 셀은 정보를 제한된 시간 동안만 유지하기 때문에 주기적으로 판독되고 리프레시되어야 하기 때문이다.
전형적인 DRAM 셀은 전계 효과 트랜지스터 및 저장 캐패시터에 의하여 형성된다. DRAM 셀이 처음 개발되었을 때는, 큰 표면적의 플레이너 타입(large footprint planar type)의 저장 캐패시터가 사용되었다. 근래의 저장 디바이스의 치수가 계속 축소되어감에 따라, 적층 캐패시터와 같이 칩 면적(real estate)을 적게 사용하는 다른 캐패시터 디자인이 중요하게 되었다. 적층 캐패시터에서, 캐패시터는 일반적으로 비트 라인 밑에 수직으로 실리콘 기판의 표면 상에 형성된다. 주어진 캐패시터 표면적에 대해, 저장 캐패시터 면적, 즉 캐패시턴스는 캐패시터의 높이를 크게 하여 증가시킬 수 있다. 적층 캐패시터는 도핑된 폴리실리콘의 두 개의 층 사이에 개재된 실리콘 이산화물(dioxide) 또는 산화물-질화물-산화물(oxide-nitride-oxide)과 같은 유전체 재료의 층으로 형성될 수 있다.
DRAM용 적층 캐패시터는 또한 도전성 플러그 재료로 충진된 매립 컨택트 비아를 포함하는 기판 상에 만들어진다. 도전성 플러그는 밑에 있는 기판 내의 도전성 요소를 위에 있는 하부 또는 적층 전극(bottom or stacked electrode)과 연결시킨다. 도전성 플러그는 통상적으로 최소 리소그래피 치수(minimum lithigraphic dimension)와 동일한 직경을 갖는다. 적층 캐패시터의 제조 공정에서, 도전성 플러그와 적층 전극 사이의 작은 양의 오정렬은 용인될 수 있다. 하지만, 문제는 전극이 플러그를 완전히 덮지 못할 때 발생된다. 오정렬에 의하여 야기되는 문제는 귀금속(noble metal) 전극과 고 유전율(high epsilon) 유전체로 이루어진 캐패시터에서 특히 심각하다. 예를 들면, 노출된 플러그 재료는 후속하는 유전체 재료 증착 공정 중 산화되어, 절연성 재료를 만들거나 원하지 않는 체적 변화에 의한(volume-change-induced) 스트레스가 생성될 수 있다.
이와 달리, 노출된 플러그 재료가 또한 후속 증착되는 고 유전율 유전체와 반응하거나, 플러그 및 고 유전율의 유전체가 접촉하는 영역에 걸쳐서 강 누설 경로(high-leakage path)를 생성할 수도 있다. 오정렬 공차와 관련된 또 다른 고려사항(consideration)은 하나의 전극이 두 개의 플러그와 접촉하는 상황을 발생하지 않도록 하는 것이 매우 중요하다는 것이다. 두 개의 인접한 플러그의 모서리 사이의 간격이 전극 직경보다 작을 정도로 플러그의 치수를 확대시키기에 충분한 에칭 바이어스(etch bias)와 심각한 오정렬이 결합되면 이러한 상황이 발생될 수 있다. 컨택트 비아 구멍의 내부에 측벽 스페이서를 사용함으로써 이러한 에칭 바이어스를 교정할 수 있다.
통상적인 캐패시터 전극/컨택트 플러그 구조를 도 1에 도시한다. 마이크로일렉트로닉 구조(10)가 실리콘 기판(12) 상에 만들어지며, 실리콘 기판(12)은 그 자체의 상부면(16) 내에 형성된 능동 회로 요소(14)를 구비한다. 기판(12)의 상부면(16) 상에, 유전체 재료층(18)이 우선 증착되어 그 후 컨택트 구멍(22)이 그 안에 형성된다. 컨택트 구멍(22) 내에 도 1에 도시한 도전성 재료(24, 26)와 같은 하나 또는 두 개의 도전성 재료가 증착 및 식각되어 컨택트 플러그(28)를 형성한다. 적층 캐패시터의 형성 공정에서, 전극 재료의 층이 유전층(18) 및 컨택트 플러그(28)의 상부에 증착되고 그 후 도전성 전극(30)으로 형성된다. 도전성 전극(30)은 컨택트 플러그(28)의 직경과 비슷한 최소 리소그래피 치수를 통상적으로 갖는 표준 리소그래피 방법에 의하여 형성된다. 리소그래피 공정에서 발생하는 피할 수 없는 오정렬 때문에, 전극(30)이 컨택트 플러그(28) 상부면의 약 2/3 정도만 중첩하여 컨택트 플러그(28) 상부면의 약 1/3이 덮히지 않거나 노출된다. 통상 고온이 요구되는 캐패시터 유전층을 형성하는 후속 유전체 증착 공정에서, 컨택트 플러그(28)의 덮히지 않은 표면 영역(32)이 산화되어 절연성이 될 수 있다. 이는 유전층 형성 공정에 대하여 원하지 않는 공정 요소를 제공한다.
대형 메모리 어레이에서 디바이스 치수가 계속 축소됨에 따라, 인접한 플러그/적층 전극 구조 사이의 간격이 좀더 가까워지게 되어, 그 결과 플러그와 적층 전극 리소그래피 레벨(level)사이의 오정렬에 대한 허용공차(tolerance)가 감소한다. 오정렬 허용공차에 대하여 필요한 마진(margin)(따라서 필요한 최소 전극 직경)을 감소시키면 동일한 중심-대-중심(center-to-center) 간격을 갖는 전극 사이에 더 많은 공간이 주어지게 된다. 얻어진 여분의 공간은 인접 전극 사이에 들어가야 하는 캐패시터의 형성을 위해 증착되는 유전체 및 대응 전극층을 더 잘 수용하는 데 사용될 수 있다. 이와 달리, 필요한 최소 전극 직경을 감소시킴으로써 4 기가비트(gigabit) 이상의 DRAM에서 축소된 배선 치수 및 셀 크기에 필요할 것으로 기대되는 보다 작은 중심-대-중심 간격을 갖는 보다 작은 표면적의 캐패시터가 가능해질 수 있다. 축소된 최소 전극 직경을 얻기 위한 하나의 방법은 컨택트 비아 구멍 내에 측벽 스페이서를 사용하는 것이다.
절연 측벽 스페이서가 반도체 구조에서 사용되어 왔으나, 그들 스페이서는 전형적으로, 예를 들면 실리콘 또는 규화된 소스와 드레인 영역 사이의 단락을 방지하기 위한 MOS 디바이스 내의 게이트 상의 측벽 코팅(coating)과 같이 구조의 바깥면 상에 형성된다. 공동의 안쪽에 형성된 측벽 스페이서 코팅 또한 다른 사람들에 의하여 보고된 바 있다. 예를 들면, 미국 특허 제 5,442,213 호는 측벽 스페이서를 구비하는 고 유전율 유전체 캐패시터(high dielectric capacitor)를 갖는 반도체 디바이스를 개시한다. 제 1 유전체 재료의 층 내에 매립된 공동에 우선 유전체 측벽과 도전성 베이스가 제공된다. 이어서, 제 2 유전체 재료의 측벽 스페이서가 증착되어 공동의 원래 유전체 측벽을 라이닝(line)한다. 증착된 스페이서는 공동의 하부에는 두껍고 상부에서는 얇게 테이퍼(taper)된다. 이들 측벽 스페이서의 목적은 캐패시터의 장벽 및 하부 전극층이 공동 내에 공극(void)를 남기지 않고 기판 상에 더 쉽게 증착될 수 있도록 하는 것이다.
미국 특허 제 5,252,517 호는 공동을 절연 측벽 스페이서로 라이닝하여 공동 내의 도전성 컨택트 플러그를 공동의 유전체 측벽 내에 매립된 도전성 요소로부터 격리하는 방법을 개시한다. 오정렬 허용공차의 문제는 미국 특허 제 5,471,094 호에서 논의되어 있는데, 여기에서는 도전성 플러그가 블랭킷(blanket) 금속층 M1 위에 있는 유전층 내에 매립되어 있는 자기 정렬적(self-aligned) 비아 구조가 개시되어 있다. 이어서, M1 금속층이 유전층/M1 스택을 통하여 에칭으로 패터닝되어 원래 플러그 재료(오정렬된 M1 비아 패턴 마스크가 원래의 플러그와 중첩된 영역에서) 및 (오정렬된 M1 비아 패턴 마스크가 유전체 재료와 중첩된 영역에서)유전체 재료로 이루어진 복합 플러그 구조를 생성한다. 하지만, 이러한 특허 중 어느 것도 이중 직경 구조를 사용하여 컨택트 플러그를 개선시켜 오정렬 불허용성 부재(misalignment-intolerant features)가 최소 리소그래피 치수 미만까지 축소될 수 있다는 것을 언급하지 않는다.
따라서, 본 발명의 목적은 마이크로일렉트로닉 구조 내에 제조된 통상적인 도전체의 결점 및 단점을 갖지 않는 다중 직경 전기적 도전체를 마이크로일렉트로닉 구조 내에 만드는 것이다.
본 발명의 다른 목적은 마이크로일렉트로닉 구조 내에 보다 큰 직경을 갖는 본체부와 보다 작은 직경을 갖는 적어도 하나의 넥부로 이루어진 다중 직경 전기적 도전체를 제공하는 것이다.
본 발명의 또 다른 목적은 최소 리소그래피 치수보다 작게 측벽 스페이서에 의하여 규정된 치수를 갖도록 형성된 넥부를 갖는, 마이크로일렉트로닉 구조 내에 사용하기 위한 다중 직경 전기적 도전체를 제공하는 것이다.
본 발명의 또 다른 목적은 큰 직경을 갖는 본체부와 보다 작은 직경을 갖는 넥부로 이루어진, 마이크로일렉트로닉 구조에서 사용하기 위한 이중 직경 전기적 도전체를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 보다 큰 직경을 가지며 보다 작은 직경을 갖는 넥부와 일체로 형성되며 그 넥부와 실질적으로 중첩하는 본체부로 이루어진, 마이크로일렉트로닉 구조에 사용하기 위한 이중 직경 전기적 도전체를 제공하는 것이다.
본 발명의 또 다른 목적은 적층 캐패시터 전극과 반도체 디바이스 내의 하부회로 요소를 접속하는, 마이크로일렉트로닉 구조 내에 사용하기 위한 이중 직경 전기적 도전체를 제공하는 것이다.
본 발명의 또 다른 목적은 보다 큰 직경을 갖는 본체부를 먼저 형성한 후, 보다 작은 직경의 넥부가 형성될 수 있도록 측벽 스페이서를 컨택트 구멍 내에 형성하여 반도체 디바이스 내에 이중 직경 전기적 도전체를 형성하는 방법을 제공하는것이다.
본 발명의 또 다른 목적은 제 1 도전성 재료로 형성되며 보다 큰 직경을 갖는 본체부를 제 1 도전성 재료와 실제적으로 동일하거나 상이한 제 2 도전성 재료로 형성되며 보다 작은 직경을 갖는 넥부와 일체화하여 형성함으로써, 반도체 디바이스에 사용하기 위한 이중 직경 전기적 도전체를 형성하기 위한 방법을 제공하는 것이다.
본 발명에 따라, 마이크로일렉트로닉 구조에 사용하기 위한 이중 직경 전기적 도전체 및 그 제조 방법이 제공된다.
바람직한 실시예에서, 다중 직경 전기적 도전체가 제공되며, 이 전도체는 제 1 직경을 갖는 본체부와, 본체부와 접촉하며 제 1 직경보다 작은 적어도 하나의 제 2 직경을 갖는 적어도 하나의 넥부를 구비한다. 도전체는 제 1 도전성 재료로 형성된 본체부와 제 2 도전성 재료로 형성된 하나의 넥부를 갖도록 제조될 수 있다. 전기적 도전체에는 본체부와 적어도 하나의 넥부 사이에 개재된 도전성 재료의 부가층이 더 제공될 수 있으며, 도전성 재료의 부가층은 본체부와 적어도 하나의 넥부를 형성하는데 사용된 재료와 상이한 재료로 형성된다. 도전성 재료의 부가층은 넥부의 직경보다는 작지 않고 본체부의 직경보다는 크지 않은 직경을 가질 수 있다. 본체부 및 넥부를 형성하는데 사용되는 도전성 재료는 도핑된 폴리실리콘, 내화성 금속, 금속 규화물, 저 저항율 금속, 귀금속과 그들의 합금, 금속성 확산 장벽 재료, 산화물 및 질화물 확산 장벽 재료로부터 선택된 적어도 하나의 부재(member)일 수 있다. 낮은 저항의 금속은 Al, Al-Cu, Cu와 Cu 합금을 포함하며, 금속성 확산 장벽 재료는 내화성 금속을 포함하는 반면에, 산화물, 질화물 및 규화물 확산 장벽 재료는 TiN, TaSiN, TiAlN, WN, TaN, WSi를 포함한다. 형성된 전기적 도전체는 상부 전극과 하부 회로 요소 사이의 전기적 통신을 제공하기 위하여 반도체 디바이스에서 사용될 수 있는 장점이 있다. 본 발명의 신규한 방법을 이용하여, 본체부의 제 1 직경은 실질적으로 최소 리소그래피 치수와 동일할 수 있고, 넥부의 제 2 직경은 최소 리소그래피 치수보다 작을 수 있다.
다른 바람직한 실시예에서, 제 1 직경을 갖는 본체부와, 본체부와 접촉하며 제 1 직경보다 작은 제 2 직경을 갖는 넥부를 포함하는 이중 직경 전기적 도전체가 제공된다. 이중 직경 도전체의 본체부는 거의 또는 완전히 넥부를 중첩한다. 전기적 도전체는 전극과 반도체 디바이스 내의 회로 요소 사이에 전기적 통신을 제공한다.
또 다른 실시예에서, 그 자체 내에 이중 직경 전기적 도전체를 갖도록 제조된 마이크로일렉트로닉 디바이스가 제공된다. 이중 직경 전기적 도전체는 제 1 직경을 갖는 본체부와, 본체부와 접촉하며 제 1 직경보다 작은 제 2 직경을 갖는 넥부에 의해 구성된다.
또 다른 실시예에서, 그 자체 내에 이중 직경 전기적 도전체를 갖도록 제조된동적 랜덤 액세스 메모리 디바이스가 제공된다. DRAM 디바이스 내의 이중 직경 전기적 도전체는 제 1 직경을 갖는 본체부와, 본체부와 접촉하며 제 1 직경보다 작은 제 2 직경을 갖는 넥부로 구성된다. 이 메모리 디바이스는 이중 직경 전기적 도전체의 넥부와 전기적으로 통신하는 적어도 하나의 캐패시터 전극을 갖는다.
본 발명은 또한 이중 직경 전기적 도전체를 제조하는 방법에 관한 것으로, 그 방법은 먼저 제 1 도전성 영역을 갖는 기판을 제공하는 단계와, 이어서 기판 상에 제 1 유전체 재료의 층을 증착하는 단계와, 제 1 유전층 재료층 내에 제 1 개구를 에칭하여 기판 내의 제 1 도전성 영역을 노출시키는 단계와, 제 1 유전체 재료층 내 제 1 개구 안에 제 2 도전성 재료를 증착하여 도전체의 본체부를 형성하는 단계와, 제 2 도전성 재료의 표면층을 제거하여 제 1 개구 내의 상부 측벽 표면을 적어도 부분적으로 노출시키는 단계와, 이어서 제 1 개구의 상부 측벽 표면 상에 제 2 유전체 재료의 측벽 스페이서를 형성함으로써 제 2 개구를 규정하여 제 2 개구를 통해 도전체의 본체부를 노출시키는 단계와, 제 2 개구 안으로 제 3 도전성 재료를 증착하여 도전체의 본체부와 접촉하는 도전체의 넥부를 형성하는 단계에 의하여 수행될 수 있다. 제 1 유전체 재료층 내의 제 1 개구는 반응성 이온 에칭 방법에 의하여 바람직하게 형성될 수 있다. 형성된 제 1 개구는 기판 내의 제 1 도전성 영역을 적어도 부분적으로 노출 시키는 컨택트 구멍(contact hole)일 수 있다. 본 방법은 전기적 도전체의 넥부와 전기적 통신을 하도록 넥부의 상부 상에 적층 캐패시터 전극을 증착하여 형성하는 단계를 더 포함할 수 있다. 제 2 유전체 재료의 측벽 스페이서는 부합적 증착(conformal deposition) 기법 및 후속하는 이방성 에칭 공정에 의해 형성될 수 있는 장점이 있다. 제 1 개구 내에 형성된 측벽 스페이서에 의하여 규정된 제 2 개구는 제 1 개구보다 작으며, 이에 따라 도전체의 본체부의 직경보다 작은 직경을 갖는 전기적 도전체의 넥부 형성이 가능하다.
도 1은 유전층 내에 형성된 컨택트 플러그(plug)를 일부분만 중첩(overlapping)하는 적층 캐패시터 전극을 도시한 통상적인 마이크로일렉트로닉(microelectronic) 구조의 확대된 단면도.
도 2는 오정렬된(misaligned) 적층 전극에 의하여 완전히 중첩된 컨택트 플러그의 축소된-치수(reduced-dimension)의 넥부(neck portion)를 도시한 본 발명의 바람직한 실시예의 확대된 단면도.
도 3a는 정렬된(aligned) 적층 전극에 의하여 완전히 중첩된 컨택트 플러그의 축소된-치수를 도시한 본 발명의 바람직한 실시예의 확대된 단면도.
도 3b는 본 발명의 신규한 구조의 제 1 대체 실시예의 확대된 단면도.
도 3c는 추가적인 도전성 재료층의 사용을 구현한 본 발명의 신규한 구조의 제 2 대체 실시예의 확대된 단면도.
도 3d는 추가적인 도전성 재료층의 사용을 구현한 본 발명의 신규한 구조의 제 3 대체 실시예의 확대된 단면도.
도 4는 상부에 형성된 완전한 적층 캐패시터를 갖는 본 발명의 바람직한 실시예인 컨택트 플러그 구조의 확대된 단면도.
도 5a는 본 발명의 바람직한 실시예인 구조를 형성하기 위한 기판 및 유전층의 확대된 단면도.
도 5b는 기판 내의 회로 요소의 상부에 컨택트 구멍이 형성된 본 발명의 바람직한 실시예인 도 5a의 구조의 확대된 단면도.
도 5c는 도전성 재료로 컨택트 구멍을 채우는 본 발명의 바람직한 실시예인 도 5b의 컨택트 플러그 구조의 확대된 단면도.
도 5d는 컨택트 플러그가 형성된 본 발명의 바람직한 실시예인 도 5c의 컨택트 플러그 구조의 확대된 단면도.
도 5e는 선택적 에칭 공정에 의하여 컨택트 플러그의 상부층이 제거되는 본 발명의 바람직한 실시예인 도 5d의 컨택트 플러그 구조의 확대된 단면도.
도 5f는 제 2 유전체 재료가 컨택트 구멍 안으로 증착된 본 발명의 바람직한 실시예인 도 5e의 컨택트 플러그의 확대된 단면도.
도 5g는 측벽(사이드월) 스페이서가 컨택트 구멍의 내부에 형성된 본 발명의 바람직한 실시예인 도 5f의 컨택트 플러그 구조의 확대된 단면도.
도 5h는 제 2 도전체 재료가 플러그의 넥부를 형성하는 측벽 스페이서에 의하여 형성된 개구 안으로 증착된 본 발명의 바람직한 실시예인 도 5g의 컨택트 플러그 구조의 확대된 단면도.
도 5i는 캐패시터 전극이 컨택트 플러그의 넥부의 상부에 형성된 본 발명의 바람직한 실시예인 도 5h의 컨택트 플러그 구조의 확대된 단면도.
도 6a는 제 2 도전층이 측벽 스페이서에 의하여 형성된 개구 안으로 증착된 본 발명의 제 1 대체 실시예인 컨택트 플러그의 확대된 단면도.
도 6b는 캐패시터 전극이 컨택트 플러그의 넥부와 접촉하여 형성된 본 발명의 제 1 대체 실시예인 도 6a의 컨택트 플러그 구조의 확대된 단면도.
도 7a는 형성된 컨택트 플러그의 본체부(body portion)를 도시한 본 발명의 제 2 대체 실시예인 컨택트 플러그 구조의 확대된 단면도.
도 7b는 추가적인 도전체 재료 층이 리세스(recess)의 상부에 증착된 본 발명의 제 2 대체 실시예인 도 7a의 컨택트 플러그의 확대된 단면도.
도 7c는 추가적인 도전체 재료층이 평탄화된(planarized) 도 7b의 본 발명의 제 2 대체 실시예의 확대된 단면도.
도 7d는 선택적 에칭 공정에 의하여 추가적인 도전체 재료층이 형성된 도 7c의 본 발명의 제 2 대체 실시예의 확대된 단면도.
도 7e는 컨택트 구멍 내의 리세스(recess) 안으로 제 2 유전체 재료가 증착된 도 7d의 본 발명의 제 2 대체 실시예의 확대된 단면도.
도 7f는 측벽 스페이서가 제 2 유전체 재료에 의하여 형성된 도 7e의 본 발명의 제 2 대체 실시예의 확대된 단면도.
도 7g는 제 2 도전체 재료층이 측벽에 의하여 형성된 리세스(recess) 안으로 증착된 도 7f의 본 발명의 제 2 대체 실시예인 컨택트 플러그 구조의 확대된 단면도.
도 7h는 캐패시터 전극이 컨택트 플러그의 넥부와 접촉하여 형성된 도 7g의본 발명의 제 2 대체 실시예인 컨택트 플러그 구조의 확대된 단면도.
도면의 주요 부분에 대한 부호의 설명
10, 40, 50, 70, 80, 90: 마이크로일렉트로닉 구조
12: 실리콘 기판 14: 능동 회로 요소
16: 상부면 18: 제 1 유전체 재료층
28, 48, 60, 84, 104, 184: 컨택트 플러그
30: 도전성 전극 42, 54: 컨택트 구멍
44: 제 1 도전체 재료(본체부) 46, 82: 제 2 도전체 재료(넥부)
52, 92: 적층 전극 56, 64, 72: 본체부
58, 76, 114, 176: 넥부 62, 68, 78, 178: 캐패시터 전극
74: 추가적인 도전성 재료층 86, 88: 캐패시터 구조
94: 플레이트 전극 102: 도전성 플러그 재료
108: 유전층 재료 110: 측벽
112, 128, 138: 개구 116, 120: 전극 재료
124: 도전성(또는 도전성 장벽) 재료층
126: 도전성 플러그 본체 캡 130: 노출된 측벽 표면
132: 유전층 134: 측벽 스페이서
142: 전극 재료층
본 발명의 전술한 목적, 특징, 장점과 다른 목적, 특징, 장점이 이하 상세한 설명 및 첨부된 도면으로부터 분명해질 것이다.
본 발명은 마이크로일렉트로닉 구조에 사용하기 위한 다중 직경 전기적 도전체 및 이러한 도전체를 형성하는 방법을 제공한다. 도전체는 하나의 본체부와 하나의 넥부를 갖도록 형성되거나, 추가적인 공정 단계에 의하여 하나의 본체부와 둘 이상의 넥부를 갖도록 형성될 수 있다. 가장 적절한 실시예에서, 이중 직경 전기적 도전체는 보다 큰 직경을 갖는 본체부 및 보다 작은 직경을 갖는 넥부에 의하여 형성된다.
먼저 도 2를 참조하면, 본 발명의 마이크로일렉트로닉 구조(40)가 도시된다. 마이크로일렉트로닉 구조(40)는 상부면(16) 내에 능동 회로 소자(14)가 형성된 반도전성(semi-conducting) 기판(12)을 갖는다. SiO2로 형성된 층과 같은 제 1 유전체 재료층(18) 내에 반응성 이온 에칭 공정에 의하여 컨택트 구멍(42)이 형성된 후제 1 도전성 재료(44) 및 제 2 도전성 재료(46)로 충진되어 컨택트 플러그(48)가 형성된다. 제 1 도전성 재료에 의한 본체부(44)의 형성 및 제 2 도전성 재료에 의한 넥부(46)의 형성은 다음에서 상세하게 기술할 것이다. 이어서, 컨택트 플러그(48)의 넥부(46)의 상부에 완전하게 중첩되도록 적층 캐패시터(도시되지 않음)의 적층 전극(52)이 형성된다. 도 1에 도시한 통상적인 구조와 대비할때, 동일한 크기의 캐패시터 전극이 컨택트 플러그의 상부에 형성될 경우 오정렬로 인한 전극의 오프셋(off-set)이 있는 경우에도 본 발명의 신규한 구조에서는 전극이 컨택트 플러그를 완전히 중첩할 수 있다는 점에서 본 발명의 장점이 명확하게 된다.
본 발명은 예를 들면, 접속될 도전성 요소가 적층 캐패시터 전극 및 하부 회로 요소를 포함할 수 있는 고집적 DRAM과 같은 마이크로일렉트로닉 소자 내에서 도전성 요소들을 전기적으로 접속하기 위하여 사용되는 도전성 플러그 또는 비아 구조에 관한 것이다. 상세하게는, 본 발명은 이중 직경 구조를 갖는 오정렬 허용성(misalignment-tolerant) 부류의 컨택트 플러그의 구조 및 그 제조 기법에 관한 것으로, 여기서 오정렬 불허용성(misalignment-intolerant) 부재(feature)와 접촉하는 플러그 표면은 측벽 스페이서에 의하여 최소 리소그래피 치수보다 작게 만들어질 수 있다.
본 발명의 이중 직경 컨택트 플러그 구조는 유전층 내에 매립된다. 컨택트 플러그는 리소그래픽적으로 디자인된 직경을 갖는 하단 또는 본체부와 리소그래픽적으로 규정된 본체부의 직경보다 작은 직경을 갖는 상단 또는 넥부를 갖는다. 바람직한 실시예에서, 본체부 직경은 최소 리소그래피 치수에 상응하는 반면, 넥부 직경은 최소 리소그래피 치수보다 작은 치수를 갖는다. 컨택트 플러그의 넥부는 내부에 컨택트 플러그의 본체부가 형성된 유전체 공동의 상단부 상에 절연 측벽 스페이서를 도포한 후, 측벽 스페이서에 의하여 형성된 개구를 도전성 재료로 충진함으로써 제조된다.
도 3a-3d는 본 발명의 다수의 가능한 실시예 중 4 개의 실시예를 도시한다. 도 3a는 본 발명에 따른 마이크로일렉트로닉 구조(50)의 바람직한 실시예를 도시한다. 마이크로일렉트로닉 구조(50)는 반도전성 기판(12)과 그 기판의 상부면(16) 내에 형성된 능동 회로 요소(14)로 이루어져 있다. 제 1 유전체 재료층(18) 내에 컨택트 구멍(54)이 형성되고, 이어서 그 컨택트 구멍(54)은, 본체부(56)를 형성하는 제 1 도전성 재료 및 넥부(58)를 형성하는 제 2 도전성 재료로 충진되어 컨택트 플러그(60)를 형성한다. 그 후 도전성 전극(62)이 마이크로일렉트로닉 구조(50)의 상부 상에 증착되고 나서 형성된다. 도 3a에서 도시한 바와 같이, 넥부(58)를 형성하기 위해 사용된 도전성 재료 및 전극(62)을 형성하기 위해 사용된 도전성 재료는 상이하다. 이 바람직한 실시예의 구조의 형성에 대한 상세한 설명은 이하 예 1에서 주어진다.
도 3b는 본 발명의 마이크로일렉트로닉 구조(70)의 제 1 대체 실시예를 도시한다. 이 대체 실시예에서, 본체부(64)의 상부 상에, 넥부(66) 및 캐패시터 전극(68)이 단일 증착 및 형성 공정으로 동일한 도전성 재료에 의하여 형성된다. 이 실시예의 형성에 대한 자세한 설명은 이하 예 2에서 주어진다.
도 3c는 마이크로일렉트로닉 구조(80) 내의 본 발명에 따른 컨택트 플러그의제 2 대체 실시예를 도시한다. 넥부(76) 및 캐패시터 전극(78)의 증착 및 형성 전에 컨택트 플러그(84)의 본체부(72)의 상부 상에 추가적인 도전성 재료층(74)이 먼저 증착되어 형성된다는 것을 알 수 있다. 따라서, 컨택트 플러그(84)는 넥부(76)와 본체부(72) 사이에 개재되어 있는 도전성 재료의 부가층(74)을 갖도록 형성된다. 또 제 2 대체 실시예에 따른 컨택트 플러그를 형성하는 상세한 공정 단계는 이하 예 3에서 주어진다.
도 3d는 마이크로일렉트로닉 구조(85) 내의 본 발명에 따른 컨택트 플러그의 제 3 대체 실시예를 도시한다. 도 3c 및 3d의 실시예들은, 도 3c에서는 추가적인 도전층(74)이 컨택트 플러그(84)의 넥부(76)의 아래에 있고 본체부(72)와 일체화되어 있는 반면에, 도 3d에서는 추가적인 도전층(174)이 컨택트 플러그(184)의 넥부(176)을 위한 재료를 제공하고 캐패시터 전극(178)과 일체화되어 있다는 사실에 있어서 상이하다는 것에 주목해야 한다.
넥부(58, 176) 및 추가적인 도전층(74)은 바람직하게는 재료 확산, 전극 재료 확산 및/또는 산소(oxygen) 확산을 방지(plug)하는 장벽(barriers)이다. 도 3a-3d에서, 능동 회로 요소(14) 및 적층 전극(62, 68, 78, 178)은 단지 본 발명의 신규한 컨택트 플러그에 의하여 전기적으로 접속될 수 있는 두 개의 도전성 요소의 예로써 주어진 것이라는 것에 주목해야만 한다. 본 발명의 신규한 컨택트 플러그는 여러 실시예에서 도시한 요소 이외의 다른 어떠한 2 개의 도전성 요소 사이의 전기적 통신을 제공하는 데에도 마찬가지로 잘 이용될 수 있다.
컨택트 플러그의 넥부와 본체부를 형성하는데 이용된 도전성 재료는 동일할 수도 있고 상이할 수도 있다. 재료는 통상적으로 도핑된 폴리실리콘과, 텅스텐과 같은 내화성 금속과, 규화물과, Al, Al-Cu, Cu, Cu 합금과 같은 저 저항율 금속과, 귀금속 및 그 합금과, Ta와 W과 같은 금속성 확산 장벽 재료와, TiN, TaSiN, TiAlN, WN, TaN, WSi와 같은 산화물 및 질화물 확산 장벽 재료와, Ti와 같은 접착층과, 단독 또는 적층된 결합(layered combination)으로 된 이러한 재료들의 합금 또는 혼합물(mixtures)을 포함하는 도전성 재료의 그룹으로부터 선택된다. 도 3a-3d에서 도시한 4 개의 실시예는 각각 장점 및 단점을 갖는다. 예를 들면, 도 3a의 바람직한 실시예는 간단하다는 장점이 있지만, 공정 중에 만약 캐패시터 전극(62)과 본체부(56)의 재료가 상호확산(interdiffusion)되면 불량(fail)이 발생될 수 있다. 하지만, 이중 직경 컨택트 플러그의 4 개의 모든 실시예에서 플러그 본체부는 최소 리소그래피 치수와 동일한 직경을 갖고 플러그 넥부는 최소 리소그래피 치수보다 작은 직경을 갖는다.
도 4는 도 3a에 도시한 본 발명의 바람직한 실시예에서 설명한 이중 직경 컨택트 플러그 구조를 구비하는 두 개의 완전한 캐패시터 구조(86, 88)를 갖는 마이크로일렉트로닉 구조(90)를 도시한다. 도 4의 캐패시터는 하부(또는 적층) 전극(62) 상의 강유전체(ferroelectric) 또는 캐패시터 유전층인 부합적 증착층(92)과 대응 전극(counterelectrode)(또는 플레이트 전극)(94)을 포함한다. 하부 전극(62)은 플러그 본체부(56) 및 플러그 넥부(58)에 의하여 도전성 기판 영역(14)에 전기적으로 접속된다.
예 1
예 1은 본 발명의 바람직한 실시예인 도 3a의 컨택트 플러그를 형성하기 위한 공정 단계를 도 5a-5i에서 설명한다. 도 5a는 반도전성 기판(12)의 상부면(16) 상에 증착되어 도전성 기판 영역(14)을 덮는 제 1 유전체 재료층(18)을 갖는 전자 구조(50)의 확대된 단면도이다. 사용된 전형적인 유전체 재료는 SiO2이다. 이어서, 도 5b에 도시한 바와 같이 컨택트 비아(via) 구멍(54)이 제 1 유전체 재료층(18)내에 에칭된다. 그 다음, 도 5c에 도시한 바와 같이 컨택트 비아 구멍(54)이 도전성 플러그 재료(102)에 의해 과충진(overfilling) 된다. 도전성 플러그 재료층(102)은 컨택트 플러그(104)를 형성하기 위하여 화학 기계 연마(chemical mechanical polishing; CMP)와 같은 공정을 이용하여 평탄화된다. 이는 도 5d에서 도시되어 있다. 이어서, 플러그 구조는 SiO2의 유전층과 도핑된 폴리실리콘의 도전성 재료층간의 큰 에칭 선택도(etch selectiviry ratio)를 갖는 반응성 이온 에칭과 같은 에칭 화학(etch chemistry)을 이용한 선택적 에칭 기법에 의하여 도 5e에서 도시한 바와 같이 리세스(recess)된다. SF6또는 다른 불소계(fluorine-based) 가스를 사용한 에칭 공정은 도핑된 폴리실리콘 대 SiO2에 대해 약50:1의 에칭 선택도를 제공할 수 있다. 5:1 이상의 에칭율비(etch rate ratio)를 제공하는 다른 어떠한 에칭 가스라도 컨택트 플러그를 형성하는 본 발명의 신규한 방법에 적절히 사용될 수 있다. 공정의 다음 단계에서, 제 2 유전층 재료의 층(108)이 도 5f에 도시한 바와 같이 전자 구조(50)의 상부에 부합적으로증착된다. 이어서, 제 2 유전체 재료층(108)이 반응성 이온 에칭 공정에서 이방성으로 에칭되어 측벽 스페이서(110)를 형성한다. 이는 도 5g에 도시되어 있다. 이어서, 측벽(110)에 의하여 형성된 개구(112) 안으로 제 3 도전성 재료가 증착되어 컨택트 플러그(60)의 넥부(114)를 형성한다. 이는 도 5h에 도시되어 있다. 넥부(114)는 제 3 도전성 재료에 대하여 증착 공정과 평탄화 공정이 수행된 후 형성될 수 있다. 공정의 마지막 단계에서, 전극 재료(116)가 증착되고 패턴닝되어 도 5i에서 도시한 구조를 생성한다.
예 2
본 발명의 대체 실시예에 따른 컨택트 플러그를 도 6a 및 6b에 확대된 단면도로 도시한다. 생성된 구조(70)는 이전에 도 3b에서 도시한 구조와 유사하다. 본 발명의 대체 실시예에 따른 컨택트 플러그의 형성을 도 5g에서 도시된 구조와 유사한 구조로부터 시작하여 설명한다. 마이크로일렉트로닉 구조(70)의 상부에서 전극 재료의 층(120)이 측벽 스페이서(110)에 의하여 형성된 개구(112) 내로 증착된다. 전극층(12)은 패터닝되어 도 6b에 도시한 바와 같이 캐패시터 전극(68)을 형성한다. 컨택트 플러그(82)의 넥부(66)는 플러그 넥부로도 기능하는 전극 재료(120)의 일부분에 해당한다.
예 3
도 3c의 본 발명의 제 2 대체 실시예에 따른 신규한 컨택트 플러그 및 그 제조 공정의 한 방법을 도 7a-7h에 도시한다. 예를 들면, 도 7a는 도 5e에 도시한 공정 상태와 유사한 상태에서의 마이크로일렉트로닉 구조(80)의 확대된 단면도이다. 플러그 본체부(72)가 우선 형성되고, 선택적 에칭 공정에 의해 리세스 되어 개구(122)를 형성한다. 이어서, 도전성(또는 도전성 장벽) 재료층(124)이 도 7b에 도시한 바와 같이 마이크로일렉트로닉 구조(80)의 상부에 증착된다. 다음 단계로, 도전성 재료층(124)이 화학 기계 연마 방법과 같은 공정에 의하여 평탄화되어 컨택트 플러그의 본체부(72)의 상부에 도전성 플러그 본체 캡(cap)(126)을 형성한다. 이는 도 7c에 도시되어 있다. 이어서, 도전성 플러그 본체 캡(126)이 선택적 에칭 공정에서 리세스되어, 노출된 측벽 표면(130)을 갖는 개구(128)를 형성한다. 노출된 측벽 표면(130) 상에, 마이크로일렉트로닉 구조(80)의 상부에서 개구(138) 안으로 유전층(132)을 우선 증착하여 측벽 스페이서(134)가 형성된다. 이들 단계는 도 7d, 7e 및 7f에 도시되어 있다. 이어서, 전극 재료의 층(142)이 도 7g에 도시한 바와 같이 마이크로일렉트로닉 구조(80)의 상부에서 개구(138)의 안으로 증착된다. 전극 재료층(142)이 패터닝된 후, 컨택트 플러그(84)의 넥부(76), 전도성 영역(126), 본체부(72)와 전기적 통신을 제공하는 캐패시터 전극(78)이 형성된다. 도 6b에 도시한 실시예와 유사하게, 전극부(76)는 플러그 넥부로도 기능하는 전극 재료(142)의 일부분에 해당한다.
도 7a의 구조로부터 도 7d의 구조를 만드는 대체 공정(route)은 선택적 화학 기상 증착과 같은 공정에 의하여 도전성 플러그 캡(126)을 직접 형성하는 단계를 포함할 수도 있다. 또한 만약 플러그 본체 캡층(126)이 금속 규화물이고 플러그 본체 재료가 실리콘 또는 실리콘계(silicon-contributing)인 경우, 자기 정렬적 규화물 형성에 의해 플러그 본체 캡층(126)을 형성할 수 있다. 자기 정렬적 규화물형성은 도 7a의 구조 상에 금속층을 증착하는 단계, 플러그 위에 있는 금속이 국부적으로 금속 규화물을 형성하도록 가열하는 단계, 이어서 플러그 영역이 아닌 기판 위에 남아있는 반응하지 않은 금속을 선택적으로 에칭하는 단계를 포함할 수 있다. 따라서, 본 발명은 도 2-도 7h에 도시한 4 개의 상이한 실시예에서 충분히 설명된다. 본 발명은 이중 직경 구조를 갖는 오정렬 허용성 컨택트 플러그의 부류에 대한 신규한 구조 및 신규한 제조 방법을 제공한다. 오정렬 불허용성 부재와 접촉하는 플러그 표면은 측벽 스페이서에 의하여 최소 리소그래피 치수보다 작게 만들어질 수 있다. 이중 직경 플러그 구조를 이용하여, 플러그가 그 길이의 대부분에 걸쳐서 최소 리소그래피 직경을 갖지만 그것의 중요한 컨택트 표면 상에는 최소 리소그래피 치수보다 작은 직경을 갖는 것이 가능하다. 이러한 플러그는 예를 들어 기판 내의 도전성 디바이스 요소를 컨택트 플러그의 가장 넓은 부분에 사용된 최소 리소그래피 치수보다 크지 않도록 되는 직경을 갖는 DRAM 적층 전극과 접속하는데 적절히 사용될 수 있다.
본 발명의 신규한 도전성 플러그 구조는 전형적으로 그 측면이 유전 재료로 둘러싸여 있다. 플러그의 하단(또는 본체)부는 리소그래픽적으로 디자인된 직경을 갖고 있으며, 제 1 유전 재료로 둘러싸여 있고 그 측면에서 제 1 유전체 재료와 접속한다. 하단 본체부는 전형적으로 제 1 유전 재료층 내에 공동을 형성하고 공동을 플러그 본체 재료로 부분적으로 충진하여 형성된다. 플러그의 상단(또는 넥)부는 플러그 본체의 리소그래픽적으로 디자인된 직경보다 작은 직경을 갖고 있으며, 제 2 유전체 재료로 둘러싸여 있고 그 측면에서 제 2 유전체 재료와 접촉한다. 플러그 구조의 넥부는 플러그 본체가 위치하는 제 1 유전체 내의 공동의 미충진부 상에 제 2 유전체 재료의 절연 측벽 스페이서를 도포하고, 측벽 스페이서에 의하여 형성된 개구를 플러그 넥부의 도전성 재료를 충진하여 제공한다.
제 1 및 제 2 유전체 재료는 동일하거나 상이할 수 있으며, SiO2와 실리콘 질화물과 같은 절연 산화물 및 질화물로 이루어진 그룹으로부터 전형적으로 선택된다. 제 1 유전층은 또한 SiO2의 상부 및 하부층 사이에 개재된 실리콘 질화물 층과 같은 둘 이상의 상이한 유전체로 이루어진 하나 이상의 층을 포함할 수도 있다.
컨택트 플러그의 좁은 직경을 가진 부분은 플러그의 넥부로 지칭됐으며, 플러그의 보다 넓은 부분은 플러그의 본체부로 지칭되었다. 플러그의 넥부는 또한 플러그 연장부(extension)로 볼 수도 있다. 넥부는 플러그 하부의 재료와 동일하거나 상이한 재료로 형성될 수 있다. 플러그 본체는 단일 재료로 만들어질 수도 있고 둘 이상의 재료의 혼합물, 합금 또는 그들 재료의 적층된 결합으로 형성될 수도 있다. 더욱이, 플러그의 넥부는 플러그의 하부에서 형성될 수도 있으며, 플러그를 전체에 걸쳐서, 또는 플러그의 하부 및 상부 양쪽에 형성될 수 있다.
본 발명이 예시적인 방식으로 기술되었지만, 사용된 용어(termininology)는 기술된 단어의 본질에 따른 것으로 한정하기 위한 것이 아니라는 것을 이해해야 한다.
더욱이, 본 발명을 하나의 바람직한 실시예와 세 개의 대체 실시예에 의해 기술하였지만, 당업자가 이들 교시(teaching)를 이용하여 본 발명을 다양하게 실시할 수 있다는 것이 명백하다.
본 발명의 실시예에 의하여 청구되는 배타적 소유권 또는 특권은 다음과 같이 정의된다.
상기한 바와 같은 본 발명에 따르면, 다중 직경 전기적 도전체가 제공되며, 이는 제 1 직경을 갖는 본체부와, 제 1 직경보다 작은 제 2 직경을 갖으며 본체부와 접촉하는 적어도 하나 이상의 넥부를 구비한다. 이러한 다중 직경 플러그 구조의 사용은 오정렬 허용공차를 제공하며, 측벽 스페이서에 의하여 오정렬 불허용성 부재와 접촉하는 플러그 표면을 최소 리소그래피 치수보다 작게 만들 수 있도록 한다.
Claims (47)
- (a) 제 1 직경을 갖는 본체부(body portion)와,(b) 상기 본체부와 접촉하며 적어도 상기 제 1 직경보다 작은 제 2 직경을 갖는 적어도 하나의 넥부(neck portion)를 포함하되,상기 제 1 직경은 주어진 리소그래피 공정에서의 최소 리소그래피 치수(a minimum lithographic dimension)와 실질적으로 동일하고, 상기 제 2 직경은 상기 최소 리소그래피 치수보다 작은다중 직경(multi-diameter) 전기적 도전체.
- 제 1 항에 있어서,상기 도전체가 본체부 및 넥부를 포함하는 이중 직경(dual-diameter) 도전체인 다중 직경 전기적 도전체.
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- 반도체 구조체 내의 이중 직경 비아 컨택트에 있어서,제 1 직경을 갖는 상기 비아 컨택트의 본체부와,상기 본체부와 일체를 이루며 상기 제 1 직경보다 작은 제 2 직경을 갖는 넥부를 포함하되,상기 제 1 직경은 주어진 리소그래피 공정에서의 최소 리소그래피 치수와 실질적으로 동일하고, 상기 제 2 직경은 상기 최소 리소그래피 치수보다 작은이중 직경 비아 컨택트.
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- 하부 전극(a bottom electrode), 상부 전극(a top electrode), 이들 전극 사이의 캐패시터 전기층(a capacitor electric layer)을 포함하는 적층 캐패시터(a stacked capacitor)와,상기 적층 캐패시터의 상기 하부 전극과 전기적으로 통신하며 그 아래 위치하는 이중 직경 비아 컨택트 - 상기 이중 직경 비아 컨택트는 제 1 직경을 갖는 본체부와, 상기 본체부와 일체를 이루고 상기 본체부의 상부에 위치하며 상기 제 1 직경보다 작은 제 2 직경을 갖는 넥부를 포함함 -를 포함하되,상기 제 1 직경은 주어진 리소그래피 공정에서의 최소 리소그래피 치수와 실질적으로 동일하고, 상기 제 2 직경은 상기 최소 리소그래피 치수보다 작은마이크로일렉트로닉 구조물.
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- 이중 직경 전기적 도전체를 제조하기 위한 방법에 있어서,① 제 1 도전성 재료로 형성된 제 1 도전성 영역을 갖는 기판을 제공하는 단계와,② 상기 기판 상에 제 1 유전체 재료의 층을 증착하는 단계와,③ 반응성 이온 에칭에 의해 상기 제 1 유전체 재료층 내에 제 1 개구를 에칭하여, 상기 기판 내의 상기 제 1 도전성 영역을 노출시키는 단계와,④ 상기 제 1 유전체 재료층 내의 상기 제 1 개구 안으로 제 2 도전성 재료를 증착하여 상기 도전체의 본체부를 형성하는 단계와,⑤ 상기 제 2 도전성 재료의 표면층을 제거하여 상기 제 1 개구 내의 상부 측벽 표면을 적어도 부분적으로 노출시키는 단계와,⑥ 상기 제 1 개구의 상기 상부 측벽 표면 상에 제 2 유전체 재료의 측벽 스페이서를 형성함으로써 상기 도전체의 상기 본체부가 노출될 제 2 개구를 규정하는 단계와,⑦ 상기 제 2 개구 안으로 제 3 도전성 재료를 증착하여 상기 도전체의 상기 본체부와 접촉하는 상기 도전체의 넥부를 형성하는 단계를 포함하되,상기 넥부는 상기 넥부의 상부 표면에서의 직경이 상기 본체부의 직경보다 작은이중 직경 전기적 도전체 제조 방법.
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- 이중 직경 전기적 도전체를 제조하기 위한 방법에 있어서,제 1 도전성 재료로 형성된 제 1 도전성 영역을 갖는 기판을 제공하는 단계와,상기 기판 상에 제 1 유전체 재료의 층을 증착하는 단계와,상기 제 1 유전체 재료층 내에 제 1 개구를 에칭하여, 상기 기판 내의 상기 제 1 도전성 영역을 노출시키는 단계와,상기 제 1 유전체 재료층 내의 상기 제 1 개구 안으로 제 2 도전성 재료를 증착하여 상기 도전체의 본체부를 형성하는 단계와,상기 제 2 도전성 재료의 표면층을 제거하여 상기 제 1 개구 내의 상부 측벽 표면을 적어도 부분적으로 노출시키는 단계와,상기 제 1 개구의 상기 상부 측벽 표면 상에 제 2 유전체 재료의 측벽 스페이서를 형성함으로써 상기 도전체의 상기 본체부가 노출될 제 2 개구를 규정하는 단계와,상기 제 2 개구 안으로 제 3 도전성 재료를 증착하여 상기 도전체의 상기 본체부와 접촉하는 상기 도전체의 넥부를 형성하는 단계와,상기 전기적 도전체의 상기 넥부와 전기적 통신을 하도록 상기 넥부의 상부에 적층 캐패시터 전극을 증착하여 형성하는 단계를 포함하되,상기 넥부는 상기 넥부의 상부 표면에서의 직경이 상기 본체부의 직경보다 작은이중 직경 전기적 도전체 제조 방법.
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- 제 21 항에 있어서,상기 본체부와 상기 넥부는 동일한 전기적 도전성 재료로 형성되는 이중 직경 비아 컨택트.
- 제 21 항에 있어서,상기 본체부와 상기 넥부는 상이한 전기적 도전성 재료로 형성되는 이중 직경 비아 컨택트.
- 제 30 항에 있어서,상기 비아 컨택트의 상기 본체부와 상기 넥부는 동일한 전기적 도전성 재료로 형성되는 마이크로일렉트로닉 구조물.
- 제 30 항에 있어서,상기 비아 컨택트의 상기 본체부와 상기 넥부는 상이한 전기적 도전성 재료로 형성되는 마이크로일렉트로닉 구조물.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3784998A | 1998-03-10 | 1998-03-10 | |
| US09/037,849 | 1998-03-10 | ||
| US9/037,849 | 1998-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990077693A KR19990077693A (ko) | 1999-10-25 |
| KR100396110B1 true KR100396110B1 (ko) | 2003-08-27 |
Family
ID=32106031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0007649A KR100396110B1 (ko) | 1998-03-10 | 1999-03-09 | 이중 직경 컨택트 플러그 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6727174B1 (ko) |
| KR (1) | KR100396110B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002891A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| US6924725B2 (en) * | 2002-03-21 | 2005-08-02 | Infineon Technologies Ag | Coil on a semiconductor substrate and method for its production |
| US8084319B2 (en) * | 2010-02-12 | 2011-12-27 | International Business Machines Corporation | Precisely tuning feature sizes on hard masks via plasma treatment |
| US8603303B2 (en) | 2010-03-15 | 2013-12-10 | International Business Machines Corporation | Nanopore based device for cutting long DNA molecules into fragments |
| KR20120007708A (ko) * | 2010-07-15 | 2012-01-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
| US8852407B2 (en) | 2011-01-28 | 2014-10-07 | International Business Machines Corporation | Electron beam sculpting of tunneling junction for nanopore DNA sequencing |
| US8986524B2 (en) | 2011-01-28 | 2015-03-24 | International Business Machines Corporation | DNA sequence using multiple metal layer structure with different organic coatings forming different transient bondings to DNA |
| US20120193231A1 (en) | 2011-01-28 | 2012-08-02 | International Business Machines Corporation | Dna sequencing using multiple metal layer structure with organic coatings forming transient bonding to dna bases |
| US10029915B2 (en) | 2012-04-04 | 2018-07-24 | International Business Machines Corporation | Functionally switchable self-assembled coating compound for controlling translocation of molecule through nanopores |
| US9526184B2 (en) | 2012-06-29 | 2016-12-20 | Viasystems, Inc. | Circuit board multi-functional hole system and method |
| US9046511B2 (en) | 2013-04-18 | 2015-06-02 | International Business Machines Corporation | Fabrication of tunneling junction for nanopore DNA sequencing |
| US9188578B2 (en) | 2013-06-19 | 2015-11-17 | Globalfoundries Inc. | Nanogap device with capped nanowire structures |
| US9182369B2 (en) | 2013-06-19 | 2015-11-10 | Globalfoundries Inc. | Manufacturable sub-3 nanometer palladium gap devices for fixed electrode tunneling recognition |
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| US10381305B2 (en) | 2017-08-29 | 2019-08-13 | Micron Technology, Inc. | Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch, and methods of forming integrated assemblies |
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-
1999
- 1999-03-09 KR KR10-1999-0007649A patent/KR100396110B1/ko not_active IP Right Cessation
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2000
- 2000-08-22 US US09/643,372 patent/US6727174B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6727174B1 (en) | 2004-04-27 |
| KR19990077693A (ko) | 1999-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |