JP2003347432A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2003347432A
JP2003347432A JP2003050318A JP2003050318A JP2003347432A JP 2003347432 A JP2003347432 A JP 2003347432A JP 2003050318 A JP2003050318 A JP 2003050318A JP 2003050318 A JP2003050318 A JP 2003050318A JP 2003347432 A JP2003347432 A JP 2003347432A
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bit line
contact hole
insulating film
semiconductor device
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Sung Joon Lee
星 俊 李
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Abstract

(57)【要約】 【課題】 高アスペクト比の素子の製造を容易に行うこ
とができる、ハイアラルキカルビットライン構造を有す
るMAT構造の半導体素子の製造方法を提供すること。 【解決手段】 第1ビットライン、貯蔵電極(71)及
び誘電膜(73)を備えるセル領域(300)と、第2
ビットライン(61)及び第1絶縁膜(79)を備える
周辺回路領域(400)とを半導体基板上に形成し、導
電層を蒸着した後にパターニングしてセル領域(30
0)に上部電極(75)を形成し、周辺回路領域(40
0)にコンタクトパッド(77)を形成し、コンタクト
パッド(77)と第1絶縁膜(79)とをエッチングし
て第1コンタクトホールを形成し、これを埋め込んで第
1コンタクトプラグ(85)を形成し、第2絶縁膜(8
7)を形成した後にエッチングして形成した第2コンタ
クトホールを導電物質で埋め込んで第2コンタクトプラ
グ(93)を形成し、金属配線(95)を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特にMAT間にビットラインスイッチを形成す
るレイアウト構造で、MAT内で信号を伝達するローカル
ビットライン(local bit line)とMAT間で信号を伝達
する別のビットラインとを接続する金属配線のコンタク
ト工程に関するものである。
【0002】
【従来の技術】以下においては、金属配線間の間隔は
0.1μmのデザインルールに従うことを想定してい
る。
【0003】図1a及び図1bは、従来技術に係る半導
体素子の構造を示す平面図であり、256kByteのMAT
構造を概略的に示したものである。ここで、MATとは、
マトリックス(Matrix)、単位セルマトリックス(Unit
Cell Matrix)又はサブセルアレイ(Sub Cell Array)
の総称であり、一般的なメモリセルは2Mカラム(colum
n)、2Nロー(Row)のマトリックス状に配置される。
【0004】図1aを参照すれば、MAT11の左右、即
ち隣り合うMAT11の間にセンスアンプ13が配置さ
れ、MAT11の上下、即ちセンスアンプ13に隣接しな
い側の両側にSWD(Sub Word Line Driver)15が配置
されている。
【0005】ここで、ビットライン(図示せず)は信号
伝達にのみ用いられるローカルビットライン(local bi
t lint)としての機能のみを有する。SWD15は、DRAM
コア(DRAM Core)回路の構成要素の一つである。
【0006】ワードライン(Word Line)はセルトラン
ジスタ(Cell Transistor)のゲートでもあるので、大
きい静電容量(Capacitance)値を有し、ポリシリコ
ン、ポリサイド等のように比較的抵抗値の高い物質を用
いることから、信号遅延が大きい欠点がある。
【0007】この欠点を解決するために、ワードライン
を、MAT相互間の信号伝達に用いられる長距離のメイン
ワードライン(Main Word Line)とサブワードライン
(SubWord Line)とに分割する方式が用いられている。
【0008】上記したSWD15は、通常サブワードライ
ンの駆動に必要なローデコーダ(RowDecoder)とサブワ
ードラインドライバ(Sub Word Line Driver)とを含む
サブサブワードラインドライバアレイ(SWD Array)を
意味する。
【0009】例えば、メインワードランイには抵抗値が
小さい金属配線を使用し、サブワードラインにはポリシ
リコンやポリサイドを使用する。
【0010】図1bは、図1aに示した半導体素子の構
造を、ハイアラルキカルビットライン(hierarchical b
it line)を用いて構成する場合のMAT構造を示す平面図
であり、128kByteの場合のMAT構造を概略的に示す
ものである。
【0011】図1bでは、隣り合うMAT21の間にビッ
トラインスイッチ27が配置され、MAT21配列の両端
にはセンスアンプ23が配置され、MAT21の左右、即
ちビットラインスイッチ27に隣接しない側にSWD25
が配置されている。
【0012】図2は、図1bのハイアラルキカルビット
ライン構造のレイアウトを示す平面図である。
【0013】図2を参照すれば、ビットラインと同数の
金属配線M1がルーティング(routing)されるので、金
属配線のピッチが従来のビットラインピッチの0.5倍
に狭くなる。
【0014】従って、0.10μmデザインルールでラ
イン/スペースが0.10μm/0.10μmとなる。
【0015】また、隣り合う金属配線との短絡を防止す
るためには、金属配線/ビットラインのコンタクトの大
きさも一定の大きさを超えることができない。そして、
コンタクトパターンの大きさは、コンタクト及びビット
ラインの重畳度とエッチング工程での上側CDの広さ(to
p CD Widening)の増加程度とに応じて決定される。
【0016】例えば、コンタクト及びビットラインの重
畳度は0.05μm以下の水準であり、アスペクト比が
約10のとき、感光膜パターンを利用したエッチング工
程でコンタクトの上側CD(top CD)がパターンの大きさ
に比べて0.025μmほど側面に広がるため、金属配
線に垂直な方向のコンタクトパターンの大きさ、即ち幅
は0.10μmを超えることができない。
【0017】この場合、コンタクトの段差が約2μmで
あるため、アスペクト比が約20となって、エッチング
及びプラグフィリング(plug filling)に困難が予想さ
れ、上側CDの増加が遙に大きくなって隣り合う金属配線
との短絡が発生する可能性が大きくなる。
【0018】図3a乃至図3cは、従来技術に係る半導
体素子の製造方法を説明するための断面図であり、セル
部100及び周辺回路部200の一部を示したものであ
る。
【0019】まず、図3aに示すように、半導体基板
(図示せず)上の活性領域を画定する素子分離膜(図示
せず)を形成し、活性領域にワードライン(図示せず)
を形成し、その上側にビットライン31を形成する。
【0020】ビットライン31は、下部にビットライン
障壁金属層(図示せず)が形成され、上部にハードマス
ク層(図示せず)が形成され、側壁に絶縁膜スペーサー
が形成されている。
【0021】次に、これら全体の表面上に層間絶縁膜3
3を形成する。そして、平坦化エッチング工程で層間絶
縁膜33をエッチングし、ビットライン31の上部を露
出させる。
【0022】次に、ランディングプラグ(landing plu
g)工程でビットライン31間の層間絶縁膜33をエッ
チングし、貯蔵電極用ランディングプラグ35を形成す
る。
【0023】次に、これら全体の表面上にエッチング停
止膜37及び貯蔵電極用絶縁膜39を蒸着し、これを貯
蔵電極マスク(図示せず)を利用した写真エッチング工
程で貯蔵電極用絶縁膜39とエッチング停止膜37をエ
ッチングし、ランディングプラグ35を露出させて貯蔵
電極領域をトレンチ型に形成する。
【0024】さらに、これら全体の表面上に貯蔵電極用
導電層を一定の厚さで形成し、トレンチ型に形成した貯
蔵電極領域に各々分離されたコンケーブ型(concave)
貯蔵電極41を形成する。
【0025】次に、全体の表面上に誘電体膜43を一定
の厚さで形成する。このとき、誘電体膜43は高誘電率
の絶縁物質で形成される。
【0026】次に、誘電体膜43の上にプレート電極4
5を形成して、キャパシターを形成する。以上は、セル
部100に関する工程である。
【0027】周辺回路部200には、ビットライン31
の上部を平坦化させる層間絶縁膜47が、プレート電極
45と同じ高さに形成される。
【0028】次に、プレート電極45上部を平坦化させ
る層間絶縁膜49を、セル部100及び周辺回路部20
0の全体の表面上に形成する。
【0029】次に、図3bに示すように、金属配線マス
ク(図示せず)を利用した写真エッチング工程で層間絶
縁膜49、47をエッチングし、周辺回路部200のビ
ットライン31の上部を露出させてコンタクトホール5
1を形成する。
【0030】次に、コンタクトホール51の表面に障壁
金属層53を一定の厚さに形成する。
【0031】次に、コンタクトホール51をタングステ
ンで埋め込み、金属配線コンタクトプラグ55を形成す
る。
【0032】次に、図3cに示すように、コンタクトプ
ラグ55を介してビットライン31に接続する金属配線
57を形成する。
【0033】ここで、金属配線57は、アルミニウム合
金や銅を利用して形成される。
【0034】
【発明が解決しようとする課題】上記したように、従来
技術の半導体素子の製造方法では、コンタクトエッチン
グ工程時にアスペクト比が10に及ぶことから、パター
ニング上の困難性により感光膜を一定の厚さ以上に厚く
できないこと、例えば0.19μmのデザインルールで
は約0.86μmの厚さ以上に厚くすることができない
ことを考慮すると、感光膜の厚さマージン不足でコンタ
クトホールの上側CD増加(top CD widening)が発生し
て、設計した大きさに素子を形成することが難しく、そ
れに伴って素子の特性劣化が生じる可能性があるという
問題がある。
【0035】本発明は、このような従来技術の問題を解
決するために、コンタクトマージンを確保することがで
きるように2回のコンタクト工程によって、高いアスペ
クト比を有する素子の製造を容易に行うことができる、
ハイアラルキカルビットライン構造を有するMAT構造の
半導体素子の製造方法を提供することを目的とする。
【0036】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体素子の製造方法は、(a)第1
ビットライン、該第1ビットラインに接続する貯蔵電
極、及び該貯蔵電極の上部に形成される誘電膜を備える
セル領域と、第2ビットライン、並びに該第2ビットラ
イン及び表面の上に形成される第1絶縁膜を備える周辺
回路領域とを半導体基板上に形成するステップ、(b)
前記セル領域及び前記周辺回路領域によって形成される
一側表面全体に導電層を蒸着した後、該導電層をパター
ニングして前記セル領域に上部電極を形成し、前記周辺
回路領域の第2ビットライン上部に前記上部電極と電気
的に絶縁されたコンタクトパッドを形成するステップ、
(c)前記コンタクトパッドの所定領域と該所定領域下
部の前記第1絶縁膜をエッチングし、前記周辺回路領域
の前記第2ビットラインの上部を露出させて第1コンタ
クトホールを形成するステップ、(d)前記第1コンタ
クトホールを埋め込み、第1コンタクトプラグを形成す
るステップ、(e)前記コンタクトパッド、前記第1コ
ンタクトプラグ、及び前記第1絶縁膜によって形成され
る一側表面上に第2絶縁膜を形成するステップ、(f)
前記第2絶縁膜の所定領域をエッチングし、前記コンタ
クトパッドを露出させて第2コンタクトホールを形成す
るステップ、及び(g)前記第2コンタクトホールを導
電物質で埋め込み、第2コンタクトプラグを形成し、該
第2コンタクトプラグに電気的に接続する金属配線を形
成するステップを含むことを特徴とする。
【0037】前記コンタクトパッドを、TiN又はTiN/W
の積層構造に形成してもよい。
【0038】また、前記コンタクトパッドの厚さは、1
000〜2000Åの厚さが望ましい。
【0039】また、前記第2絶縁膜を、2000〜40
00Åの厚さのシリコン酸化膜で形成してもよい。
【0040】また、前記第2コンタクトホールは、前記
第1コンタクトホールの大きさの2/5〜3/5の大き
さが望ましい。
【0041】また、前記金属配線のピッチを、前記ビッ
トラインピッチと実質的に同じピッチに形成してもよ
い。
【0042】また、前記第2コンタクトプラグ及び前記
金属配線を、同時に形成することが望ましい。
【0043】本発明は、ハイアラルキカルビットライン
を用いたMAT構造の形成において、ローカルビットライ
ンとグローバルビットラインとを接続する金属配線のコ
ンタクトマージンを確保するため、コンタクトエッチン
グ工程を2回の工程に分けて行うことを原理とする。
【0044】より詳しくは、第1コンタクトエッチング
工程ではデザインルールに準ずる大きさでパターニング
し、第2コンタクトエッチング工程ではビットラインピ
ッチと同じ大きさの金属配線ピッチに合わせて、小さく
パターニングすることにより、ハイアラルキカルビット
ライン構造を具現することを特徴とする。
【0045】
【発明の実施の形態】以下、添付の図面を参照して本発
明に係る実施の形態を詳しく説明する。
【0046】図4a乃至図4dは、本発明の実施の形態
に係る半導体素子の製造方法を説明するための断面図で
あり、セル部300及び周辺回路部400の一部を示し
たものである。
【0047】まず、図4aに示すように、半導体基板
(図示せず)上の活性領域を画定する素子分離膜(図示
せず)を形成し、活性領域にワードライン(図示せず)
を形成し、その上側にビットライン61を形成する。
【0048】ここで、ビットライン61は、下部にビッ
トライン障壁金属層(図示せず)が形成され、上部にハ
ードマスク層(図示せず)が形成され、側壁に絶縁膜ス
ペーサーが形成されている。
【0049】次に、全体の表面上に層間絶縁膜63を形
成する。そして、平坦化エッチング工程で層間絶縁膜6
3をエッチングし、ビットライン61の上部を露出させ
る。
【0050】次に、ランディングプラグ(landing plu
g)工程でビットライン61の間の層間絶縁膜63をエ
ッチングして貯蔵電極用ランディングプラグ65を形成
する。
【0051】次に、全体の表面上にエッチング停止膜6
7及び貯蔵電極用絶縁膜69を蒸着し、これを貯蔵電極
マスク(図示せず)を利用した写真エッチング工程で貯
蔵電極用絶縁膜69とエッチング停止膜67とをエッチ
ングし、ランディングプラグ65を露出させて貯蔵電極
領域をトレンチ型に形成する。
【0052】次に、全体の表面上に貯蔵電極用導電層を
一定の厚さに形成し、トレンチ型貯蔵電極領域に各々分
離されたコンケーブ型貯蔵電極71を形成する。
【0053】次に、全体の表面上に誘電体膜73を一定
の厚さに形成する。このとき、誘電体膜73は高誘電率
を有する絶縁物質で形成するのが好ましい。
【0054】次に、誘電体膜73上部にプレート電極7
5を形成し、キャパシターを形成する。以上が、セル部
300に関する工程である。
【0055】このとき、プレート電極75形成工程時に
周辺回路部400の層間絶縁膜79上部にコンタクトパ
ッド77が形成される。ここで、コンタクトパッド77
はプレート電極75から分離され、プレート電極75と
電気的に絶縁された状態に形成されている。また、プレ
ート電極75とコンタクトパッド77は、約1000〜
2000Åの厚さのTiNやTiN/Wの積層構造に形成する
のが好ましい。
【0056】次に、図4bに示すように、第1コンタク
トマスク(図示せず)を利用した写真エッチング工程で
コンタクトパッド77と層間絶縁膜79とをエッチング
し、周辺回路部400のビットライン61の一部を露出
させて第1コンタクトホール81を形成する。
【0057】次に、第1コンタクトホール81の表面に
障壁金属層83を形成し、第1コンタクトホール81を
埋め込み、第1コンタクトプラグ85を形成する。この
とき、第1コンタクトプラグ85は通常タングステンで
形成される。ここで、タングステンの代りにアルミニウ
ム、銅のように電気伝導性に優れた金属を使用した導電
層として形成してもよい。
【0058】次に、図4cに示すように、全体の表面上
に層間絶縁膜87をシリコン酸化膜で約2000〜40
00Åの厚さに形成し、第2コンタクトマスク(図示せ
ず)を利用した写真エッチング工程で層間絶縁膜87を
エッチングし、コンタクトパッド77の一部を露出させ
て第2コンタクトホール89を形成する。
【0059】このとき、第2コンタクトホール89は、
ビットラインピッチと同じ大きさの金属配線ピッチに合
わせて、第1コンタクトホール81よりも小さく形成す
る。ここで、第1コンタクトホール81の約2/5〜3
/5の大きさに第2コンタクトホール89を形成するこ
とが好ましい。
【0060】次に、図4dに示すように、第2コンタク
トホール89の表面に障壁金属層91を蒸着し、第2コ
ンタクトホール89を埋め込み、第2コンタクトプラグ
93を形成する。このとき、第2コンタクトプラグ93
は、第1コンタクトプラグ85と同じ物質で形成する。
【0061】次に、第2コンタクトプラグ93に接続す
る金属配線95を形成する。このとき、金属配線95
は、第2コンタクトプラグ93及び第1コンタクトプラ
グ85を介して、ビットライン61に接続する。ここ
で、金属配線95は第2コンタクトプラグ93を形成す
る工程において同時に形成してもよい。
【0062】
【発明の効果】上記したように、本発明に係る半導体素
子の製造方法によれば、金属配線コンタクトをデザイン
ルールに準ずる大きい金属配線コンタクト(large 1st
metalcontact)工程と、小さい金属配線コンタクト(sm
all 2nd metal contact)工程との2段階の工程で形成
することによって、高いアスペクト比のコンタクトホー
ルを設計された大きさに形成することができることか
ら、ハイアラルキカルビットライン構造を具現すること
ができ、セル効率を向上させる効果を奏する。
【図面の簡単な説明】
【図1a】 従来技術に係る半導体素子の構造を示す平
面図である。
【図1b】 従来技術に係るハイアラルキカルビットラ
インを用いて構成された半導体素子の構造を示す平面図
である。
【図2】 従来技術に係る半導体素子のレイアウトを示
す平面図である。
【図3a】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
【図3b】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
【図3c】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
【図4a】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
【図4b】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
【図4c】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
【図4d】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
【符号の説明】
11、12 マトリックス(MAT) 13、23 センスアンプ 15、35 サブワードラインドライバアレイ(SW
D) 27 ビットラインスイッチ 31、61 ビットライン 33、47、49、63、79、87 層間絶縁膜 35、65 ランディングプラグ 37、67 エッチング停止膜 39、69 貯蔵電極用絶縁膜 41、71 貯蔵電極 43、73 誘電体膜 45、75 プレート電極 51 コンタクトホール 53、83、91 障壁金属層 55 コンタクトプラグ 57、95 金属配線 77 コンタクトパッド 81 第1コンタクトホール 85 第1コンタクトプラグ 89 第2コンタクトホール 93 第2コンタクトプラグ
フロントページの続き Fターム(参考) 5F033 HH07 HH08 HH11 HH19 JJ01 JJ08 JJ11 JJ19 JJ33 KK01 KK03 KK07 MM05 MM13 NN03 NN07 NN31 NN38 NN40 PP19 QQ09 QQ25 QQ27 QQ28 QQ31 QQ37 RR04 TT08 VV10 VV16 WW02 XX01 XX03 XX04 XX15 5F083 AD31 JA36 JA37 JA39 JA40 KA05 MA01 MA02 MA06 MA15 MA16 MA17 PR06 PR10 PR47 PR52

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 (a)第1ビットライン、該第1ビット
    ラインに接続する貯蔵電極、及び該貯蔵電極の上部に形
    成される誘電膜を備えるセル領域と、第2ビットライ
    ン、並びに該第2ビットライン及び表面の上に形成され
    る第1絶縁膜を備える周辺回路領域とを半導体基板上に
    形成するステップ、 (b)前記セル領域及び前記周辺回路領域によって形成
    される一側表面全体に導電層を蒸着した後、該導電層を
    パターニングして前記セル領域に上部電極を形成し、前
    記周辺回路領域の第2ビットライン上部に前記上部電極
    と電気的に絶縁されたコンタクトパッドを形成するステ
    ップ、 (c)前記コンタクトパッドの所定領域と該所定領域下
    部の前記第1絶縁膜をエッチングし、前記周辺回路領域
    の前記第2ビットラインの上部を露出させて第1コンタ
    クトホールを形成するステップ、 (d)前記第1コンタクトホールを埋め込み、第1コン
    タクトプラグを形成するステップ、 (e)前記コンタクトパッド、前記第1コンタクトプラ
    グ、及び前記第1絶縁膜によって形成される一側表面上
    に第2絶縁膜を形成するステップ、 (f)前記第2絶縁膜の所定領域をエッチングし、前記
    コンタクトパッドを露出させて第2コンタクトホールを
    形成するステップ、及び (g)前記第2コンタクトホールを導電物質で埋め込
    み、第2コンタクトプラグを形成し、該第2コンタクト
    プラグに電気的に接続する金属配線を形成するステップ
    を含むことを特徴とする半導体素子の製造方法。
  2. 【請求項2】 前記コンタクトパッドが、TiN又はTiN/
    Wの積層構造であることを特徴とする請求項1記載の半
    導体素子の製造方法。
  3. 【請求項3】 前記コンタクトパッドの厚さが、100
    0〜2000Åであることを特徴とする請求項1記載の
    半導体素子の製造方法。
  4. 【請求項4】 前記第2絶縁膜が、2000〜4000
    Åの厚さのシリコン酸化膜であることを特徴とする請求
    項1記載の半導体素子の製造方法。
  5. 【請求項5】 前記第2コンタクトホールの大きさが、
    前記第1コンタクトホールの大きさの2/5〜3/5の
    大きさであることを特徴とする請求項1記載の半導体素
    子の製造方法。
  6. 【請求項6】 前記金属配線のピッチが、前記ビットラ
    インのピッチと実質的に同じピッチであることを特徴と
    する請求項1記載の半導体素子の製造方法。
  7. 【請求項7】 前記第2コンタクトプラグ及び前記金属
    配線が、同時に形成されることを特徴とする請求項1記
    載の半導体素子の製造方法。
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