JP2003347432A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000003860 storage Methods 0.000 claims abstract description 22
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 17
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 abstract description 19
- 239000000126 substance Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- 208000017972 multifocal atrial tachycardia Diseases 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101000761576 Homo sapiens Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Proteins 0.000 description 1
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 description 1
- 102100024926 Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Human genes 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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Abstract
(57)【要約】
【課題】 高アスペクト比の素子の製造を容易に行うこ
とができる、ハイアラルキカルビットライン構造を有す
るMAT構造の半導体素子の製造方法を提供すること。 【解決手段】 第１ビットライン、貯蔵電極（７１）及
び誘電膜（７３）を備えるセル領域（３００）と、第２
ビットライン（６１）及び第１絶縁膜（７９）を備える
周辺回路領域（４００）とを半導体基板上に形成し、導
電層を蒸着した後にパターニングしてセル領域（３０
０）に上部電極（７５）を形成し、周辺回路領域（４０
０）にコンタクトパッド（７７）を形成し、コンタクト
パッド（７７）と第１絶縁膜（７９）とをエッチングし
て第１コンタクトホールを形成し、これを埋め込んで第
１コンタクトプラグ（８５）を形成し、第２絶縁膜（８
７）を形成した後にエッチングして形成した第２コンタ
クトホールを導電物質で埋め込んで第２コンタクトプラ
グ（９３）を形成し、金属配線（９５）を形成する。
とができる、ハイアラルキカルビットライン構造を有す
るMAT構造の半導体素子の製造方法を提供すること。 【解決手段】 第１ビットライン、貯蔵電極（７１）及
び誘電膜（７３）を備えるセル領域（３００）と、第２
ビットライン（６１）及び第１絶縁膜（７９）を備える
周辺回路領域（４００）とを半導体基板上に形成し、導
電層を蒸着した後にパターニングしてセル領域（３０
０）に上部電極（７５）を形成し、周辺回路領域（４０
０）にコンタクトパッド（７７）を形成し、コンタクト
パッド（７７）と第１絶縁膜（７９）とをエッチングし
て第１コンタクトホールを形成し、これを埋め込んで第
１コンタクトプラグ（８５）を形成し、第２絶縁膜（８
７）を形成した後にエッチングして形成した第２コンタ
クトホールを導電物質で埋め込んで第２コンタクトプラ
グ（９３）を形成し、金属配線（９５）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特にMAT間にビットラインスイッチを形成す
るレイアウト構造で、MAT内で信号を伝達するローカル
ビットライン（local bit line）とMAT間で信号を伝達
する別のビットラインとを接続する金属配線のコンタク
ト工程に関するものである。
法に関し、特にMAT間にビットラインスイッチを形成す
るレイアウト構造で、MAT内で信号を伝達するローカル
ビットライン（local bit line）とMAT間で信号を伝達
する別のビットラインとを接続する金属配線のコンタク
ト工程に関するものである。
【０００２】
【従来の技術】以下においては、金属配線間の間隔は
０.１μｍのデザインルールに従うことを想定してい
る。
０.１μｍのデザインルールに従うことを想定してい
る。
【０００３】図１ａ及び図１ｂは、従来技術に係る半導
体素子の構造を示す平面図であり、２５６ｋByteのMAT
構造を概略的に示したものである。ここで、MATとは、
マトリックス（Matrix）、単位セルマトリックス（Unit
Cell Matrix）又はサブセルアレイ（Sub Cell Array）
の総称であり、一般的なメモリセルは２Mカラム（colum
n）、２Nロー（Row）のマトリックス状に配置される。
体素子の構造を示す平面図であり、２５６ｋByteのMAT
構造を概略的に示したものである。ここで、MATとは、
マトリックス（Matrix）、単位セルマトリックス（Unit
Cell Matrix）又はサブセルアレイ（Sub Cell Array）
の総称であり、一般的なメモリセルは２Mカラム（colum
n）、２Nロー（Row）のマトリックス状に配置される。
【０００４】図１ａを参照すれば、MAT１１の左右、即
ち隣り合うMAT１１の間にセンスアンプ１３が配置さ
れ、MAT１１の上下、即ちセンスアンプ１３に隣接しな
い側の両側にSWD（Sub Word Line Driver）１５が配置
されている。
ち隣り合うMAT１１の間にセンスアンプ１３が配置さ
れ、MAT１１の上下、即ちセンスアンプ１３に隣接しな
い側の両側にSWD（Sub Word Line Driver）１５が配置
されている。
【０００５】ここで、ビットライン（図示せず）は信号
伝達にのみ用いられるローカルビットライン（local bi
t lint）としての機能のみを有する。SWD１５は、DRAM
コア（DRAM Core）回路の構成要素の一つである。
伝達にのみ用いられるローカルビットライン（local bi
t lint）としての機能のみを有する。SWD１５は、DRAM
コア（DRAM Core）回路の構成要素の一つである。
【０００６】ワードライン（Word Line）はセルトラン
ジスタ（Cell Transistor）のゲートでもあるので、大
きい静電容量（Capacitance）値を有し、ポリシリコ
ン、ポリサイド等のように比較的抵抗値の高い物質を用
いることから、信号遅延が大きい欠点がある。
ジスタ（Cell Transistor）のゲートでもあるので、大
きい静電容量（Capacitance）値を有し、ポリシリコ
ン、ポリサイド等のように比較的抵抗値の高い物質を用
いることから、信号遅延が大きい欠点がある。
【０００７】この欠点を解決するために、ワードライン
を、MAT相互間の信号伝達に用いられる長距離のメイン
ワードライン（Main Word Line）とサブワードライン
（SubWord Line）とに分割する方式が用いられている。
を、MAT相互間の信号伝達に用いられる長距離のメイン
ワードライン（Main Word Line）とサブワードライン
（SubWord Line）とに分割する方式が用いられている。
【０００８】上記したSWD１５は、通常サブワードライ
ンの駆動に必要なローデコーダ（RowDecoder）とサブワ
ードラインドライバ（Sub Word Line Driver）とを含む
サブサブワードラインドライバアレイ（SWD Array）を
意味する。
ンの駆動に必要なローデコーダ（RowDecoder）とサブワ
ードラインドライバ（Sub Word Line Driver）とを含む
サブサブワードラインドライバアレイ（SWD Array）を
意味する。
【０００９】例えば、メインワードランイには抵抗値が
小さい金属配線を使用し、サブワードラインにはポリシ
リコンやポリサイドを使用する。
小さい金属配線を使用し、サブワードラインにはポリシ
リコンやポリサイドを使用する。
【００１０】図１ｂは、図１ａに示した半導体素子の構
造を、ハイアラルキカルビットライン（hierarchical b
it line）を用いて構成する場合のMAT構造を示す平面図
であり、１２８ｋByteの場合のMAT構造を概略的に示す
ものである。
造を、ハイアラルキカルビットライン（hierarchical b
it line）を用いて構成する場合のMAT構造を示す平面図
であり、１２８ｋByteの場合のMAT構造を概略的に示す
ものである。
【００１１】図１ｂでは、隣り合うMAT２１の間にビッ
トラインスイッチ２７が配置され、MAT２１配列の両端
にはセンスアンプ２３が配置され、MAT２１の左右、即
ちビットラインスイッチ２７に隣接しない側にSWD２５
が配置されている。
トラインスイッチ２７が配置され、MAT２１配列の両端
にはセンスアンプ２３が配置され、MAT２１の左右、即
ちビットラインスイッチ２７に隣接しない側にSWD２５
が配置されている。
【００１２】図２は、図１ｂのハイアラルキカルビット
ライン構造のレイアウトを示す平面図である。
ライン構造のレイアウトを示す平面図である。
【００１３】図２を参照すれば、ビットラインと同数の
金属配線M1がルーティング（routing）されるので、金
属配線のピッチが従来のビットラインピッチの０.５倍
に狭くなる。
金属配線M1がルーティング（routing）されるので、金
属配線のピッチが従来のビットラインピッチの０.５倍
に狭くなる。
【００１４】従って、０.１０μｍデザインルールでラ
イン／スペースが０.１０μｍ／０．１０μｍとなる。
イン／スペースが０.１０μｍ／０．１０μｍとなる。
【００１５】また、隣り合う金属配線との短絡を防止す
るためには、金属配線／ビットラインのコンタクトの大
きさも一定の大きさを超えることができない。そして、
コンタクトパターンの大きさは、コンタクト及びビット
ラインの重畳度とエッチング工程での上側CDの広さ（to
p CD Widening）の増加程度とに応じて決定される。
るためには、金属配線／ビットラインのコンタクトの大
きさも一定の大きさを超えることができない。そして、
コンタクトパターンの大きさは、コンタクト及びビット
ラインの重畳度とエッチング工程での上側CDの広さ（to
p CD Widening）の増加程度とに応じて決定される。
【００１６】例えば、コンタクト及びビットラインの重
畳度は０.０５μｍ以下の水準であり、アスペクト比が
約１０のとき、感光膜パターンを利用したエッチング工
程でコンタクトの上側CD（top CD）がパターンの大きさ
に比べて０.０２５μｍほど側面に広がるため、金属配
線に垂直な方向のコンタクトパターンの大きさ、即ち幅
は０.１０μｍを超えることができない。
畳度は０.０５μｍ以下の水準であり、アスペクト比が
約１０のとき、感光膜パターンを利用したエッチング工
程でコンタクトの上側CD（top CD）がパターンの大きさ
に比べて０.０２５μｍほど側面に広がるため、金属配
線に垂直な方向のコンタクトパターンの大きさ、即ち幅
は０.１０μｍを超えることができない。
【００１７】この場合、コンタクトの段差が約２μｍで
あるため、アスペクト比が約２０となって、エッチング
及びプラグフィリング（plug filling）に困難が予想さ
れ、上側CDの増加が遙に大きくなって隣り合う金属配線
との短絡が発生する可能性が大きくなる。
あるため、アスペクト比が約２０となって、エッチング
及びプラグフィリング（plug filling）に困難が予想さ
れ、上側CDの増加が遙に大きくなって隣り合う金属配線
との短絡が発生する可能性が大きくなる。
【００１８】図３ａ乃至図３ｃは、従来技術に係る半導
体素子の製造方法を説明するための断面図であり、セル
部１００及び周辺回路部２００の一部を示したものであ
る。
体素子の製造方法を説明するための断面図であり、セル
部１００及び周辺回路部２００の一部を示したものであ
る。
【００１９】まず、図３ａに示すように、半導体基板
（図示せず）上の活性領域を画定する素子分離膜（図示
せず）を形成し、活性領域にワードライン（図示せず）
を形成し、その上側にビットライン３１を形成する。
（図示せず）上の活性領域を画定する素子分離膜（図示
せず）を形成し、活性領域にワードライン（図示せず）
を形成し、その上側にビットライン３１を形成する。
【００２０】ビットライン３１は、下部にビットライン
障壁金属層（図示せず）が形成され、上部にハードマス
ク層（図示せず）が形成され、側壁に絶縁膜スペーサー
が形成されている。
障壁金属層（図示せず）が形成され、上部にハードマス
ク層（図示せず）が形成され、側壁に絶縁膜スペーサー
が形成されている。
【００２１】次に、これら全体の表面上に層間絶縁膜３
３を形成する。そして、平坦化エッチング工程で層間絶
縁膜３３をエッチングし、ビットライン３１の上部を露
出させる。
３を形成する。そして、平坦化エッチング工程で層間絶
縁膜３３をエッチングし、ビットライン３１の上部を露
出させる。
【００２２】次に、ランディングプラグ（landing plu
g）工程でビットライン３１間の層間絶縁膜３３をエッ
チングし、貯蔵電極用ランディングプラグ３５を形成す
る。
g）工程でビットライン３１間の層間絶縁膜３３をエッ
チングし、貯蔵電極用ランディングプラグ３５を形成す
る。
【００２３】次に、これら全体の表面上にエッチング停
止膜３７及び貯蔵電極用絶縁膜３９を蒸着し、これを貯
蔵電極マスク（図示せず）を利用した写真エッチング工
程で貯蔵電極用絶縁膜３９とエッチング停止膜３７をエ
ッチングし、ランディングプラグ３５を露出させて貯蔵
電極領域をトレンチ型に形成する。
止膜３７及び貯蔵電極用絶縁膜３９を蒸着し、これを貯
蔵電極マスク（図示せず）を利用した写真エッチング工
程で貯蔵電極用絶縁膜３９とエッチング停止膜３７をエ
ッチングし、ランディングプラグ３５を露出させて貯蔵
電極領域をトレンチ型に形成する。
【００２４】さらに、これら全体の表面上に貯蔵電極用
導電層を一定の厚さで形成し、トレンチ型に形成した貯
蔵電極領域に各々分離されたコンケーブ型（concave）
貯蔵電極４１を形成する。
導電層を一定の厚さで形成し、トレンチ型に形成した貯
蔵電極領域に各々分離されたコンケーブ型（concave）
貯蔵電極４１を形成する。
【００２５】次に、全体の表面上に誘電体膜４３を一定
の厚さで形成する。このとき、誘電体膜４３は高誘電率
の絶縁物質で形成される。
の厚さで形成する。このとき、誘電体膜４３は高誘電率
の絶縁物質で形成される。
【００２６】次に、誘電体膜４３の上にプレート電極４
５を形成して、キャパシターを形成する。以上は、セル
部１００に関する工程である。
５を形成して、キャパシターを形成する。以上は、セル
部１００に関する工程である。
【００２７】周辺回路部２００には、ビットライン３１
の上部を平坦化させる層間絶縁膜４７が、プレート電極
４５と同じ高さに形成される。
の上部を平坦化させる層間絶縁膜４７が、プレート電極
４５と同じ高さに形成される。
【００２８】次に、プレート電極４５上部を平坦化させ
る層間絶縁膜４９を、セル部１００及び周辺回路部２０
０の全体の表面上に形成する。
る層間絶縁膜４９を、セル部１００及び周辺回路部２０
０の全体の表面上に形成する。
【００２９】次に、図３ｂに示すように、金属配線マス
ク（図示せず）を利用した写真エッチング工程で層間絶
縁膜４９、４７をエッチングし、周辺回路部２００のビ
ットライン３１の上部を露出させてコンタクトホール５
１を形成する。
ク（図示せず）を利用した写真エッチング工程で層間絶
縁膜４９、４７をエッチングし、周辺回路部２００のビ
ットライン３１の上部を露出させてコンタクトホール５
１を形成する。
【００３０】次に、コンタクトホール５１の表面に障壁
金属層５３を一定の厚さに形成する。
金属層５３を一定の厚さに形成する。
【００３１】次に、コンタクトホール５１をタングステ
ンで埋め込み、金属配線コンタクトプラグ５５を形成す
る。
ンで埋め込み、金属配線コンタクトプラグ５５を形成す
る。
【００３２】次に、図３ｃに示すように、コンタクトプ
ラグ５５を介してビットライン３１に接続する金属配線
５７を形成する。
ラグ５５を介してビットライン３１に接続する金属配線
５７を形成する。
【００３３】ここで、金属配線５７は、アルミニウム合
金や銅を利用して形成される。
金や銅を利用して形成される。
【００３４】
【発明が解決しようとする課題】上記したように、従来
技術の半導体素子の製造方法では、コンタクトエッチン
グ工程時にアスペクト比が１０に及ぶことから、パター
ニング上の困難性により感光膜を一定の厚さ以上に厚く
できないこと、例えば０.１９μｍのデザインルールで
は約０.８６μｍの厚さ以上に厚くすることができない
ことを考慮すると、感光膜の厚さマージン不足でコンタ
クトホールの上側CD増加（top CD widening）が発生し
て、設計した大きさに素子を形成することが難しく、そ
れに伴って素子の特性劣化が生じる可能性があるという
問題がある。
技術の半導体素子の製造方法では、コンタクトエッチン
グ工程時にアスペクト比が１０に及ぶことから、パター
ニング上の困難性により感光膜を一定の厚さ以上に厚く
できないこと、例えば０.１９μｍのデザインルールで
は約０.８６μｍの厚さ以上に厚くすることができない
ことを考慮すると、感光膜の厚さマージン不足でコンタ
クトホールの上側CD増加（top CD widening）が発生し
て、設計した大きさに素子を形成することが難しく、そ
れに伴って素子の特性劣化が生じる可能性があるという
問題がある。
【００３５】本発明は、このような従来技術の問題を解
決するために、コンタクトマージンを確保することがで
きるように２回のコンタクト工程によって、高いアスペ
クト比を有する素子の製造を容易に行うことができる、
ハイアラルキカルビットライン構造を有するMAT構造の
半導体素子の製造方法を提供することを目的とする。
決するために、コンタクトマージンを確保することがで
きるように２回のコンタクト工程によって、高いアスペ
クト比を有する素子の製造を容易に行うことができる、
ハイアラルキカルビットライン構造を有するMAT構造の
半導体素子の製造方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体素子の製造方法は、（ａ）第１
ビットライン、該第１ビットラインに接続する貯蔵電
極、及び該貯蔵電極の上部に形成される誘電膜を備える
セル領域と、第２ビットライン、並びに該第２ビットラ
イン及び表面の上に形成される第１絶縁膜を備える周辺
回路領域とを半導体基板上に形成するステップ、（ｂ）
前記セル領域及び前記周辺回路領域によって形成される
一側表面全体に導電層を蒸着した後、該導電層をパター
ニングして前記セル領域に上部電極を形成し、前記周辺
回路領域の第２ビットライン上部に前記上部電極と電気
的に絶縁されたコンタクトパッドを形成するステップ、
（ｃ）前記コンタクトパッドの所定領域と該所定領域下
部の前記第１絶縁膜をエッチングし、前記周辺回路領域
の前記第２ビットラインの上部を露出させて第１コンタ
クトホールを形成するステップ、（ｄ）前記第１コンタ
クトホールを埋め込み、第１コンタクトプラグを形成す
るステップ、（ｅ）前記コンタクトパッド、前記第１コ
ンタクトプラグ、及び前記第１絶縁膜によって形成され
る一側表面上に第２絶縁膜を形成するステップ、（ｆ）
前記第２絶縁膜の所定領域をエッチングし、前記コンタ
クトパッドを露出させて第２コンタクトホールを形成す
るステップ、及び（ｇ）前記第２コンタクトホールを導
電物質で埋め込み、第２コンタクトプラグを形成し、該
第２コンタクトプラグに電気的に接続する金属配線を形
成するステップを含むことを特徴とする。
め、本発明に係る半導体素子の製造方法は、（ａ）第１
ビットライン、該第１ビットラインに接続する貯蔵電
極、及び該貯蔵電極の上部に形成される誘電膜を備える
セル領域と、第２ビットライン、並びに該第２ビットラ
イン及び表面の上に形成される第１絶縁膜を備える周辺
回路領域とを半導体基板上に形成するステップ、（ｂ）
前記セル領域及び前記周辺回路領域によって形成される
一側表面全体に導電層を蒸着した後、該導電層をパター
ニングして前記セル領域に上部電極を形成し、前記周辺
回路領域の第２ビットライン上部に前記上部電極と電気
的に絶縁されたコンタクトパッドを形成するステップ、
（ｃ）前記コンタクトパッドの所定領域と該所定領域下
部の前記第１絶縁膜をエッチングし、前記周辺回路領域
の前記第２ビットラインの上部を露出させて第１コンタ
クトホールを形成するステップ、（ｄ）前記第１コンタ
クトホールを埋め込み、第１コンタクトプラグを形成す
るステップ、（ｅ）前記コンタクトパッド、前記第１コ
ンタクトプラグ、及び前記第１絶縁膜によって形成され
る一側表面上に第２絶縁膜を形成するステップ、（ｆ）
前記第２絶縁膜の所定領域をエッチングし、前記コンタ
クトパッドを露出させて第２コンタクトホールを形成す
るステップ、及び（ｇ）前記第２コンタクトホールを導
電物質で埋め込み、第２コンタクトプラグを形成し、該
第２コンタクトプラグに電気的に接続する金属配線を形
成するステップを含むことを特徴とする。
【００３７】前記コンタクトパッドを、TiN又はTiN／W
の積層構造に形成してもよい。
の積層構造に形成してもよい。
【００３８】また、前記コンタクトパッドの厚さは、１
０００〜２０００Åの厚さが望ましい。
０００〜２０００Åの厚さが望ましい。
【００３９】また、前記第２絶縁膜を、２０００〜４０
００Åの厚さのシリコン酸化膜で形成してもよい。
００Åの厚さのシリコン酸化膜で形成してもよい。
【００４０】また、前記第２コンタクトホールは、前記
第１コンタクトホールの大きさの２／５〜３／５の大き
さが望ましい。
第１コンタクトホールの大きさの２／５〜３／５の大き
さが望ましい。
【００４１】また、前記金属配線のピッチを、前記ビッ
トラインピッチと実質的に同じピッチに形成してもよ
い。
トラインピッチと実質的に同じピッチに形成してもよ
い。
【００４２】また、前記第２コンタクトプラグ及び前記
金属配線を、同時に形成することが望ましい。
金属配線を、同時に形成することが望ましい。
【００４３】本発明は、ハイアラルキカルビットライン
を用いたMAT構造の形成において、ローカルビットライ
ンとグローバルビットラインとを接続する金属配線のコ
ンタクトマージンを確保するため、コンタクトエッチン
グ工程を２回の工程に分けて行うことを原理とする。
を用いたMAT構造の形成において、ローカルビットライ
ンとグローバルビットラインとを接続する金属配線のコ
ンタクトマージンを確保するため、コンタクトエッチン
グ工程を２回の工程に分けて行うことを原理とする。
【００４４】より詳しくは、第１コンタクトエッチング
工程ではデザインルールに準ずる大きさでパターニング
し、第２コンタクトエッチング工程ではビットラインピ
ッチと同じ大きさの金属配線ピッチに合わせて、小さく
パターニングすることにより、ハイアラルキカルビット
ライン構造を具現することを特徴とする。
工程ではデザインルールに準ずる大きさでパターニング
し、第２コンタクトエッチング工程ではビットラインピ
ッチと同じ大きさの金属配線ピッチに合わせて、小さく
パターニングすることにより、ハイアラルキカルビット
ライン構造を具現することを特徴とする。
【００４５】
【発明の実施の形態】以下、添付の図面を参照して本発
明に係る実施の形態を詳しく説明する。
明に係る実施の形態を詳しく説明する。
【００４６】図４ａ乃至図４ｄは、本発明の実施の形態
に係る半導体素子の製造方法を説明するための断面図で
あり、セル部３００及び周辺回路部４００の一部を示し
たものである。
に係る半導体素子の製造方法を説明するための断面図で
あり、セル部３００及び周辺回路部４００の一部を示し
たものである。
【００４７】まず、図４ａに示すように、半導体基板
（図示せず）上の活性領域を画定する素子分離膜（図示
せず）を形成し、活性領域にワードライン（図示せず）
を形成し、その上側にビットライン６１を形成する。
（図示せず）上の活性領域を画定する素子分離膜（図示
せず）を形成し、活性領域にワードライン（図示せず）
を形成し、その上側にビットライン６１を形成する。
【００４８】ここで、ビットライン６１は、下部にビッ
トライン障壁金属層（図示せず）が形成され、上部にハ
ードマスク層（図示せず）が形成され、側壁に絶縁膜ス
ペーサーが形成されている。
トライン障壁金属層（図示せず）が形成され、上部にハ
ードマスク層（図示せず）が形成され、側壁に絶縁膜ス
ペーサーが形成されている。
【００４９】次に、全体の表面上に層間絶縁膜６３を形
成する。そして、平坦化エッチング工程で層間絶縁膜６
３をエッチングし、ビットライン６１の上部を露出させ
る。
成する。そして、平坦化エッチング工程で層間絶縁膜６
３をエッチングし、ビットライン６１の上部を露出させ
る。
【００５０】次に、ランディングプラグ（landing plu
g）工程でビットライン６１の間の層間絶縁膜６３をエ
ッチングして貯蔵電極用ランディングプラグ６５を形成
する。
g）工程でビットライン６１の間の層間絶縁膜６３をエ
ッチングして貯蔵電極用ランディングプラグ６５を形成
する。
【００５１】次に、全体の表面上にエッチング停止膜６
７及び貯蔵電極用絶縁膜６９を蒸着し、これを貯蔵電極
マスク（図示せず）を利用した写真エッチング工程で貯
蔵電極用絶縁膜６９とエッチング停止膜６７とをエッチ
ングし、ランディングプラグ６５を露出させて貯蔵電極
領域をトレンチ型に形成する。
７及び貯蔵電極用絶縁膜６９を蒸着し、これを貯蔵電極
マスク（図示せず）を利用した写真エッチング工程で貯
蔵電極用絶縁膜６９とエッチング停止膜６７とをエッチ
ングし、ランディングプラグ６５を露出させて貯蔵電極
領域をトレンチ型に形成する。
【００５２】次に、全体の表面上に貯蔵電極用導電層を
一定の厚さに形成し、トレンチ型貯蔵電極領域に各々分
離されたコンケーブ型貯蔵電極７１を形成する。
一定の厚さに形成し、トレンチ型貯蔵電極領域に各々分
離されたコンケーブ型貯蔵電極７１を形成する。
【００５３】次に、全体の表面上に誘電体膜７３を一定
の厚さに形成する。このとき、誘電体膜７３は高誘電率
を有する絶縁物質で形成するのが好ましい。
の厚さに形成する。このとき、誘電体膜７３は高誘電率
を有する絶縁物質で形成するのが好ましい。
【００５４】次に、誘電体膜７３上部にプレート電極７
５を形成し、キャパシターを形成する。以上が、セル部
３００に関する工程である。
５を形成し、キャパシターを形成する。以上が、セル部
３００に関する工程である。
【００５５】このとき、プレート電極７５形成工程時に
周辺回路部４００の層間絶縁膜７９上部にコンタクトパ
ッド７７が形成される。ここで、コンタクトパッド７７
はプレート電極７５から分離され、プレート電極７５と
電気的に絶縁された状態に形成されている。また、プレ
ート電極７５とコンタクトパッド７７は、約１０００〜
２０００Åの厚さのTiNやTiN／Wの積層構造に形成する
のが好ましい。
周辺回路部４００の層間絶縁膜７９上部にコンタクトパ
ッド７７が形成される。ここで、コンタクトパッド７７
はプレート電極７５から分離され、プレート電極７５と
電気的に絶縁された状態に形成されている。また、プレ
ート電極７５とコンタクトパッド７７は、約１０００〜
２０００Åの厚さのTiNやTiN／Wの積層構造に形成する
のが好ましい。
【００５６】次に、図４ｂに示すように、第１コンタク
トマスク（図示せず）を利用した写真エッチング工程で
コンタクトパッド７７と層間絶縁膜７９とをエッチング
し、周辺回路部４００のビットライン６１の一部を露出
させて第１コンタクトホール８１を形成する。
トマスク（図示せず）を利用した写真エッチング工程で
コンタクトパッド７７と層間絶縁膜７９とをエッチング
し、周辺回路部４００のビットライン６１の一部を露出
させて第１コンタクトホール８１を形成する。
【００５７】次に、第１コンタクトホール８１の表面に
障壁金属層８３を形成し、第１コンタクトホール８１を
埋め込み、第１コンタクトプラグ８５を形成する。この
とき、第１コンタクトプラグ８５は通常タングステンで
形成される。ここで、タングステンの代りにアルミニウ
ム、銅のように電気伝導性に優れた金属を使用した導電
層として形成してもよい。
障壁金属層８３を形成し、第１コンタクトホール８１を
埋め込み、第１コンタクトプラグ８５を形成する。この
とき、第１コンタクトプラグ８５は通常タングステンで
形成される。ここで、タングステンの代りにアルミニウ
ム、銅のように電気伝導性に優れた金属を使用した導電
層として形成してもよい。
【００５８】次に、図４ｃに示すように、全体の表面上
に層間絶縁膜８７をシリコン酸化膜で約２０００〜４０
００Åの厚さに形成し、第２コンタクトマスク（図示せ
ず）を利用した写真エッチング工程で層間絶縁膜８７を
エッチングし、コンタクトパッド７７の一部を露出させ
て第２コンタクトホール８９を形成する。
に層間絶縁膜８７をシリコン酸化膜で約２０００〜４０
００Åの厚さに形成し、第２コンタクトマスク（図示せ
ず）を利用した写真エッチング工程で層間絶縁膜８７を
エッチングし、コンタクトパッド７７の一部を露出させ
て第２コンタクトホール８９を形成する。
【００５９】このとき、第２コンタクトホール８９は、
ビットラインピッチと同じ大きさの金属配線ピッチに合
わせて、第１コンタクトホール８１よりも小さく形成す
る。ここで、第１コンタクトホール８１の約２／５〜３
／５の大きさに第２コンタクトホール８９を形成するこ
とが好ましい。
ビットラインピッチと同じ大きさの金属配線ピッチに合
わせて、第１コンタクトホール８１よりも小さく形成す
る。ここで、第１コンタクトホール８１の約２／５〜３
／５の大きさに第２コンタクトホール８９を形成するこ
とが好ましい。
【００６０】次に、図４ｄに示すように、第２コンタク
トホール８９の表面に障壁金属層９１を蒸着し、第２コ
ンタクトホール８９を埋め込み、第２コンタクトプラグ
９３を形成する。このとき、第２コンタクトプラグ９３
は、第１コンタクトプラグ８５と同じ物質で形成する。
トホール８９の表面に障壁金属層９１を蒸着し、第２コ
ンタクトホール８９を埋め込み、第２コンタクトプラグ
９３を形成する。このとき、第２コンタクトプラグ９３
は、第１コンタクトプラグ８５と同じ物質で形成する。
【００６１】次に、第２コンタクトプラグ９３に接続す
る金属配線９５を形成する。このとき、金属配線９５
は、第２コンタクトプラグ９３及び第１コンタクトプラ
グ８５を介して、ビットライン６１に接続する。ここ
で、金属配線９５は第２コンタクトプラグ９３を形成す
る工程において同時に形成してもよい。
る金属配線９５を形成する。このとき、金属配線９５
は、第２コンタクトプラグ９３及び第１コンタクトプラ
グ８５を介して、ビットライン６１に接続する。ここ
で、金属配線９５は第２コンタクトプラグ９３を形成す
る工程において同時に形成してもよい。
【００６２】
【発明の効果】上記したように、本発明に係る半導体素
子の製造方法によれば、金属配線コンタクトをデザイン
ルールに準ずる大きい金属配線コンタクト（large 1st
metalcontact）工程と、小さい金属配線コンタクト（sm
all 2nd metal contact）工程との２段階の工程で形成
することによって、高いアスペクト比のコンタクトホー
ルを設計された大きさに形成することができることか
ら、ハイアラルキカルビットライン構造を具現すること
ができ、セル効率を向上させる効果を奏する。
子の製造方法によれば、金属配線コンタクトをデザイン
ルールに準ずる大きい金属配線コンタクト（large 1st
metalcontact）工程と、小さい金属配線コンタクト（sm
all 2nd metal contact）工程との２段階の工程で形成
することによって、高いアスペクト比のコンタクトホー
ルを設計された大きさに形成することができることか
ら、ハイアラルキカルビットライン構造を具現すること
ができ、セル効率を向上させる効果を奏する。
【図１ａ】 従来技術に係る半導体素子の構造を示す平
面図である。
面図である。
【図１ｂ】 従来技術に係るハイアラルキカルビットラ
インを用いて構成された半導体素子の構造を示す平面図
である。
インを用いて構成された半導体素子の構造を示す平面図
である。
【図２】 従来技術に係る半導体素子のレイアウトを示
す平面図である。
す平面図である。
【図３ａ】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
明する断面図である。
【図３ｂ】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
明する断面図である。
【図３ｃ】 従来技術に係る半導体素子の製造方法を説
明する断面図である。
明する断面図である。
【図４ａ】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図４ｂ】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図４ｃ】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図４ｄ】 本発明の実施の形態に係る半導体素子の製
造方法を説明する断面図である。
造方法を説明する断面図である。
１１、１２ マトリックス（MAT）
１３、２３ センスアンプ
１５、３５ サブワードラインドライバアレイ（SW
D） ２７ ビットラインスイッチ ３１、６１ ビットライン ３３、４７、４９、６３、７９、８７ 層間絶縁膜 ３５、６５ ランディングプラグ ３７、６７ エッチング停止膜 ３９、６９ 貯蔵電極用絶縁膜 ４１、７１ 貯蔵電極 ４３、７３ 誘電体膜 ４５、７５ プレート電極 ５１ コンタクトホール ５３、８３、９１ 障壁金属層 ５５ コンタクトプラグ ５７、９５ 金属配線 ７７ コンタクトパッド ８１ 第１コンタクトホール ８５ 第１コンタクトプラグ ８９ 第２コンタクトホール ９３ 第２コンタクトプラグ
D） ２７ ビットラインスイッチ ３１、６１ ビットライン ３３、４７、４９、６３、７９、８７ 層間絶縁膜 ３５、６５ ランディングプラグ ３７、６７ エッチング停止膜 ３９、６９ 貯蔵電極用絶縁膜 ４１、７１ 貯蔵電極 ４３、７３ 誘電体膜 ４５、７５ プレート電極 ５１ コンタクトホール ５３、８３、９１ 障壁金属層 ５５ コンタクトプラグ ５７、９５ 金属配線 ７７ コンタクトパッド ８１ 第１コンタクトホール ８５ 第１コンタクトプラグ ８９ 第２コンタクトホール ９３ 第２コンタクトプラグ
フロントページの続き
Ｆターム(参考） 5F033 HH07 HH08 HH11 HH19 JJ01
JJ08 JJ11 JJ19 JJ33 KK01
KK03 KK07 MM05 MM13 NN03
NN07 NN31 NN38 NN40 PP19
QQ09 QQ25 QQ27 QQ28 QQ31
QQ37 RR04 TT08 VV10 VV16
WW02 XX01 XX03 XX04 XX15
5F083 AD31 JA36 JA37 JA39 JA40
KA05 MA01 MA02 MA06 MA15
MA16 MA17 PR06 PR10 PR47
PR52
Claims (7)
- 【請求項１】 （ａ）第１ビットライン、該第１ビット
ラインに接続する貯蔵電極、及び該貯蔵電極の上部に形
成される誘電膜を備えるセル領域と、第２ビットライ
ン、並びに該第２ビットライン及び表面の上に形成され
る第１絶縁膜を備える周辺回路領域とを半導体基板上に
形成するステップ、 （ｂ）前記セル領域及び前記周辺回路領域によって形成
される一側表面全体に導電層を蒸着した後、該導電層を
パターニングして前記セル領域に上部電極を形成し、前
記周辺回路領域の第２ビットライン上部に前記上部電極
と電気的に絶縁されたコンタクトパッドを形成するステ
ップ、 （ｃ）前記コンタクトパッドの所定領域と該所定領域下
部の前記第１絶縁膜をエッチングし、前記周辺回路領域
の前記第２ビットラインの上部を露出させて第１コンタ
クトホールを形成するステップ、 （ｄ）前記第１コンタクトホールを埋め込み、第１コン
タクトプラグを形成するステップ、 （ｅ）前記コンタクトパッド、前記第１コンタクトプラ
グ、及び前記第１絶縁膜によって形成される一側表面上
に第２絶縁膜を形成するステップ、 （ｆ）前記第２絶縁膜の所定領域をエッチングし、前記
コンタクトパッドを露出させて第２コンタクトホールを
形成するステップ、及び （ｇ）前記第２コンタクトホールを導電物質で埋め込
み、第２コンタクトプラグを形成し、該第２コンタクト
プラグに電気的に接続する金属配線を形成するステップ
を含むことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記コンタクトパッドが、TiN又はTiN／
Wの積層構造であることを特徴とする請求項１記載の半
導体素子の製造方法。 - 【請求項３】 前記コンタクトパッドの厚さが、１００
０〜２０００Åであることを特徴とする請求項１記載の
半導体素子の製造方法。 - 【請求項４】 前記第２絶縁膜が、２０００〜４０００
Åの厚さのシリコン酸化膜であることを特徴とする請求
項１記載の半導体素子の製造方法。 - 【請求項５】 前記第２コンタクトホールの大きさが、
前記第１コンタクトホールの大きさの２／５〜３／５の
大きさであることを特徴とする請求項１記載の半導体素
子の製造方法。 - 【請求項６】 前記金属配線のピッチが、前記ビットラ
インのピッチと実質的に同じピッチであることを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項７】 前記第２コンタクトプラグ及び前記金属
配線が、同時に形成されることを特徴とする請求項１記
載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0028995A KR100469151B1 (ko) | 2002-05-24 | 2002-05-24 | 반도체소자의 형성 방법 |
| KR2002-028995 | 2002-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347432A true JP2003347432A (ja) | 2003-12-05 |
Family
ID=29546361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003050318A Pending JP2003347432A (ja) | 2002-05-24 | 2003-02-27 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6838378B2 (ja) |
| JP (1) | JP2003347432A (ja) |
| KR (1) | KR100469151B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100638744B1 (ko) | 2004-10-29 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체메모리소자 및 그의 제조 방법 |
| US20080111174A1 (en) * | 2006-11-14 | 2008-05-15 | Qimonda Ag | Memory device and a method of manufacturing the same |
| KR20090084124A (ko) * | 2008-01-31 | 2009-08-05 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP2016033968A (ja) * | 2014-07-31 | 2016-03-10 | マイクロン テクノロジー， インク． | 半導体装置の製造方法 |
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| JP2000012796A (ja) * | 1998-06-19 | 2000-01-14 | Hitachi Ltd | 半導体装置ならびにその製造方法および製造装置 |
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| JP3953715B2 (ja) * | 2000-07-31 | 2007-08-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-05-24 KR KR10-2002-0028995A patent/KR100469151B1/ko not_active IP Right Cessation
- 2002-12-27 US US10/329,679 patent/US6838378B2/en not_active Expired - Fee Related
-
2003
- 2003-02-27 JP JP2003050318A patent/JP2003347432A/ja active Pending
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|---|---|---|---|---|
| JPH0637280A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | 半導体記憶装置 |
| JPH0927547A (ja) * | 1995-07-03 | 1997-01-28 | Lg Semicon Co Ltd | 半導体素子の多層配線及び形成方法 |
| JPH09331032A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | 半導体記憶装置 |
| JPH10173153A (ja) * | 1996-12-09 | 1998-06-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH10340951A (ja) * | 1997-06-09 | 1998-12-22 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000114491A (ja) * | 1998-09-28 | 2000-04-21 | Texas Instr Inc <Ti> | 密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 |
| JP2002043548A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030091149A (ko) | 2003-12-03 |
| KR100469151B1 (ko) | 2005-02-02 |
| US6838378B2 (en) | 2005-01-04 |
| US20030219974A1 (en) | 2003-11-27 |
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