KR20030091149A - 반도체소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 하이어라러키컬 ( Hierarchical ) 비트라인을 사용하는 MAT 구조를 용이하게 형성할 수 있도록 금속배선 콘택 공정을 두 단계로 실시하여 높은 에스펙트비를 갖는 금속배선 콘택 공정을 예정된 크기로 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 셀의 효율성을 향상시켜 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 형성 방법{A method for forming of a semiconductor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 MAT 사이에 비트라인 스위치를 형성하는 레이아웃 구조로 MAT 내에서 신호를 전달하는 로컬 비트라인 ( local bit line ) 과 MAT 간의 신호 전달을 담당하는 새로운 비트라인을 접속시키는 금속배선의 콘택 공정에 관한 것이다.
이때, 상기 금속배선간의 간격이 0.1 ㎛ 인 디자인룰로 가져가게 된다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 구조를 도시한 평면도로서, 256 k 의 MAT 구조를 개략적으로 도시한 것이다.
도 1a 를 참조하면, MAT(11) 의 좌우로 센스앰프(13)가 구비되고, 상기 MAT(11) 상하부에 SWD(15)가 구비된 것을 도시한다.
여기서, 비트라인(도시안됨)은 신호 전달에만 사용하는 로컬 비트라인 ( local bit line ) 의 기능만을 갖는다. 상기 SWD ( Sub Word Line Driver, SWD ) 는 디램 코어 ( DRAM Core ) 회로의 구성중 하나이다.
워드라인 ( Word Line ) 은 셀 트랜지스터 ( Cell Transistor ) 의 게이트이므로 큰 정전용량 ( Capacitance ) 값을 가지며, 폴리실리콘, 폴리사이드 등과 같이 비교적 고저항의 물질을 사용하므로 신호 지연이 큰 단점이 있다.
이를 해결하고자 상기 워드라인을 MAT 와 MAT 사이의 신호 전달에 사용되는 긴 거리의 워드라인과 셀 어레이의 서브 워드라인 ( Sub Word Line, SWL ) 으로 분할하는 방식을 이용하고 있다.
상기한 SWD 는 통상적으로 서브 워드라인 구동에 필요한 로우 디코더 ( Row Decoder ) 와 워드라인 드라이버 ( Word Line Driver ) 를 포함하는 서브 워드라인 드라이버 어레이 ( SWD Array ) 를 뜻하는 것이다.
참고로, 메인 워드라인 ( Main Word Line ) 은 저항이 낮은 금속 배선을 이용하며, 서브 워드라인은 폴리실리콘이나 폴리사이드를 이용한다.
도 1b를 참조하면, 상기 도 1a 의 하이어라러키컬 비트라인을 사용하는 MAT 구조를 도시한 평면도로서, 128 k 인 경우의 MAT 구조를 개략적으로 도시한 것이다.
상기 MAT 는 매트릭스 ( Matrix ), 단위 셀 매트릭스 ( Unit Cell Matrix ) 또는 서브 셀 어레이 ( Sub Cell Array )을 말하는 것으로서, 일반적인 메모리 셀은 2M컬럼 ( Column ) 과 2N로우 ( Row ) 의 매트릭스로 배치된다.
상기 도 1b 는, MAT (21) 사이에 비트라인 스위치(27)가 구비되고, 상기 MAT (21) 배열의 양측 바깥쪽에는 센스앰프(23)가 구비되고, 상기 MAT(21)의 상하부에 SWD(25)가 구비된 것이다.
도 2 는 상기 도 1b 의 하이어라러키컬 비트라인 구조를 구현한 레이아웃도이다.
도 2를 참조하면, 비트라인과 동수의 금속배선이 라우팅 ( routing ) 되므로 금속배선의 피치가 종래의 비트라인 피치의 0.5 배로 감소한다.
따라서, 0.10 ㎛ 디자인룰에서 라인/스페이스가 0.10 ㎛ / 0.10 ㎛ 가 된다.
그리고, 이웃한 금속배선과의 단락을 방지하기 위하여 금속배선/비트라인의 콘택 크기도 일정 크기 이상을 넘을 수 없다. 그리고, 콘택 패턴의 크기는 콘택과 비트라인 사이의 중첩도와 식각공정에서의 상측 CD 넓이 ( top CD widening ) 증가 정도에 따라 결정된다.
이때, 상기 중첩도는 0.05 ㎛ 이하의 수준이고, 에스펙트비가 약 10 일 때 감광막패턴을 이용한 식각공정에서 콘택의 상측 CD ( top CD ) 가 패턴 크기 대비 0.025 ㎛ 만큼 측면으로 증가하기 때문에 금속배선에 수직한 콘택 패턴 크기는 0.10 ㎛ 이하를 넘을 수 없다.
이 경우, 콘택의 단차가 약 2 ㎛ 이기 때문에 에스펙트비가 약 20 이 되어 식각 및 플러그 필링 ( plug filling ) 에 어려움이 예상되며, 상측 CD 증가는 훨씬 증가하여 이웃한 금속배선과의 단락이 발생할 것이다.
도 3a 내지 도 3c 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도로서, 셀부(100) 및 주변회로부(200)를 도시한 것이다.
도 3a를 참조하면, 반도체기판(도시안됨) 상의 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다. 그리고, 상기 활성영역에 워드라인(도시안됨)을 형성하고 그 상측에 비트라인(31)을 형성한다.
이때, 상기 비트라인(31)은 하부에 비트라인 장벽금속층(도시안됨)이 구비되고, 상부에 하드마스크층(도시안됨)이 구비되며 측벽에 절연막 스페이서가 구비된 것이다.
그 다음, 전체표면상부에 층간절연막(33)을 형성한다. 그리고, 평탄화 식각공정으로 상기 층간절연막(33)을 식각하여 상기 비트라인(31)의 상부를 노출시킨다.
그 다음, 랜딩 플러그 ( landing plug ) 공정으로 상기 비트라인(31) 사이의 층간절연막(33)을 식각하여 저장전극용 랜딩 플러그(35)를 형성한다.
그리고, 전체표면상부에 식각정지막(37) 및 저장전극용 절연막(39)을 증착하고 이를 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 절연막(39)과 식각정지막(37)을 식각하여 상기 랜딩 플러그(35)를 노출시키는 저장전극 영역을 트렌치형으로 형성한다.
그리고, 전체표면상부에 저장전극용 도전층을 일정두께 형성하고 상기 트렌치형 저장전극 영역에 각각 분리된 콘케이브형 ( concave type ) 저장전극(41)을 형성한다.
그 다음, 전체표면상부에 유전체막(43)을 일정두께 형성한다. 이때, 상기 유전체막(43)은 고유전율을 갖는 절연 물질로 형성된다.
그리고, 상기 유전체막(43) 상부에 플레이트전극(45)을 형성하여 캐패시터를 형성한다. (이상 셀부(100))
그 다음, 상기 플레이트전극(45) 상부를 평탄화시키는 층간절연막(49)을 전체표면상부에 형성한다.
그리고, 상기 주변회로부(200)는 상기 비트라인(31) 상부를 평탄화시키는 층간절연막(47)이 상기 플레이트전극(45)과 같은 높이로 구비된다.
도 3b를 참조하면, 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(49,47)을 식각하여 상기 주변회로부(200)의 비트라인(31)을 노출시키는 콘택홀(57)을 형성한다.
그리고, 상기 콘택홀(57)의 표면에 장벽금속층(53)을 일정두께 형성한다.
그리고, 상기 콘택홀(57)을 매립하는 텅스텐층으로 금속배선 콘택플러그(55)를 형성한다.
도 3c를 참조하면, 상기 콘택플러그(55)를 통하여 상기 비트라인(31)에 접속되는 금속배선(57)을 형성한다.
이때, 상기 금속배선(57)은 알루미늄합금이나 구리를 이용하여 형성한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 콘택식각공정시 에스펙트비가 10에 이르고 패터닝 상의 어려움으로 인해 감광막을 일정두께, 예를 들면 0.19 ㎛ 의 디자인룰에서 0.86 ㎛ 두께 이상 증가시킬 수 없기 때문에 감광막의 두께 마진 부족으로 콘택홀의 상측 CD 증가 ( top CD widening ) 가 발생됨으로써 예정된 크기로 소자를 형성하기 어려우며 그에 따른 소자의 특성 열화가 발생할 수 있는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 콘택 마진을 확보할 수 있도록 두 번의 콘택 공정으로 높은 에스펙트비를 갖는 소자의 제조 공정을 용이하게 실시할 수 있도록 하여 하이어라러키컬 비트라인 구조를 갖는 MAT 구조의 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래 기술에 따른 반도체소자의 형성방법을 도시한 평면도.
도 2 는 종래기술에 따른 반도체소자를 도시한 레이아웃도.
도 3a 내지 도 3c 는 종래 기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 4a 내지 도 4c 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
11,21 : 매트릭스 ( Matrix )13,23 : 센스앰프
15,35 : 서브 워드라인 드라이버 ( Sub Word Line Driver, SWD )
27 : 비트라인 스위치31,61 : 비트라인
33,47,49,63,79,87 : 층간절연막35,65 : 랜딩 플러그
37,67 : 식각정지막39,69 : 저장전극용 절연막
41,71 : 저장전극43,73 : 유전체막
45,75 : 플레이트전극51 : 콘택홀
53,83,91 : 장벽금속층55 : 콘택플러그
57,95 : 금속배선77 : 콘택패드
81 : 제1콘택홀85 : 제1콘택플러그
89 : 제2콘택홀93 : 제2콘택플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
(a) 반도체기판 상부에 비트라인 및 저장전극을 형성하는 공정과,
(b) 상기 반도체기판의 셀부에 유전체막과 플레이트전극을 형성하되, 주변회로부에 플레이트전극과 같은 물질로 상기 플레이트전극과 분리된 콘택패드를 형성하는 공정과,
(c) 상기 제1콘택마스크를 이용한 사진식각공정으로 상기 콘택패드와 그 하부의 절연막을 식각하여 상기 비트라인을 노출시키는 제1콘택홀을 형성하고 이를 매립하여 제1콘택플러그를 형성하는 공정과,
(d) 전체표면상부에 층간절연막을 형성하는 공정과,
(e) 제2콘택마스크를 이용하여 상기 콘택패드를 노출시키는 제2콘택홀을 형성하는 공정과,
(f) 상기 제2콘택홀을 매립하는 제2콘택플러그를 형성하고 이에 접속되는 금속배선을 형성하는 공정을 포함하며,
(b) 의 콘택패드는 TiN 이나 TiN/W 적층구조로 형성되는 것과,
(b) 의 콘택패드는 1000 ∼ 2000 Å 두께로 형성되는 것과,
(d) 의 층간절연막은 실리콘산화막을 2000 ∼ 4000 Å 두께로 형성하는 것과,
(e) 의 제2콘택홀을 상기 제1콘택홀의 2/5 ∼ 3/5 크기로 형성하는 것과,
(f) 의 금속배선은 상기 비트라인 피치와 같은 피치로 형성되는 것과,
(f) 의 제2콘택플러그와 금속배선을 동시에 형성하는 것을 특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
하이어라러키컬 비트라인을 사용하여 MAT 구조를 형성함으로써 로컬 비트라인과 그로벌 비트라인을 연결시키는 금속배선의 콘택 마진을 확보하기 위하여, 두 번의 콘택 식각공정으로 나누어 실시하는 것이다.
보다 상세하게, 제1콘택 식각공정은 디자인룰에 준하는 크기로 패터닝하고 제2콘택 식각공정은 비트라인 피치와 동일해진 금속배선의 피치에 맞추어 작게 패터닝함으로써 하이어라러키컬 비트라인 구조를 구현 할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 셀부(300) 및 주변회로부(400)를 도시한 것이다.
도 4a를 참조하면, 반도체기판(도시안됨) 상의 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 상기 활성영역에 워드라인(도시안됨)을 형성하고 그 상측에 비트라인(61)을 형성한다.
이때, 상기 비트라인(61)은 하부에 비트라인 장벽금속층(도시안됨)이 구비되고, 상부에 하드마스크층(도시안됨)이 구비되며 측벽에 절연막 스페이서가 구비된것이다.
그 다음, 전체표면상부에 층간절연막(63)을 형성한다. 그리고, 평탄화 식각공정으로 상기 층간절연막(63)을 식각하여 상기 비트라인(61)의 상부를 노출시킨다.
그 다음, 랜딩 플러그 ( landing plug ) 공정으로 상기 비트라인(61) 사이의 층간절연막(63)을 식각하여 저장전극용 랜딩 플러그(65)를 형성한다.
그리고, 전체표면상부에 식각정지막(67) 및 저장전극용 절연막(69)을 증착하고 이를 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 절연막(69)과 식각정지막(67)을 식각하여 상기 랜딩 플러그(65)를 노출시키는 저장전극 영역을 트렌치형으로 형성한다.
그리고, 전체표면상부에 저장전극용 도전층을 일정두께 형성하고 상기 트렌치형 저장전극 영역에 각각 분리된 콘케이브형 ( concave type ) 저장전극(71)을 형성한다.
그 다음, 전체표면상부에 유전체막(73)을 일정두께 형성한다. 이때, 상기 유전체막(73)은 고유전율을 갖는 절연 물질로 형성된다.
그리고, 상기 유전체막(73) 상부에 플레이트전극(75)을 형성하여 캐패시터를 형성한다. (이상 셀부(300))
이때, 상기 플레이트전극(75) 형성공정시 상기 주변회로부(400)의 층간절연막(79) 상부에 콘택패드(77)가 구비된다.
그리고, 상기 콘택패드(79)는 상기 플레이트전극(75)과 전기적으로 분리된상태로 형성된 것이다.
여기서, 상기 플레이트전극(77)과 콘택패드(79)는 1000 ∼ 2000 Å 두께의 TiN 이나 TiN/W 적층구조로 형성한다.
도 4b를 참조하면, 제1콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 콘택패드(77)와 층간절연막(79)을 식각하여 상기 주변회로부(400)의 비트라인(61)을 노출시키는 제1콘택홀(81)을 형성한다.
그리고, 상기 제1콘택홀(81) 표면에 장벽금속층(83)을 형성하고 상기 제1콘택홀(81)을 매립하는 제1콘택플러그(85)를 형성한다. 이때, 상기 제1콘택플러그(85)는 통상적으로 텅스텐으로 형성한다.
물론, 상기 텅스텐 대신 알루미늄, 구리와 같이 전도성이 우수한 금속과 같은 도전층으로 형성할 수도 있다.
도 4c를 참조하면, 전체표면상부에 층간절연막(87)을 실리콘산화막으로 2000 ∼ 4000 Å 두께만큼 형성하고 제2콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(87)을 식각하여 상기 콘택패드(77)를 노출시키는 제2콘택홀(89)을 형성한다.
이때, 상기 제2콘택홀(89)은 비트라인 피치와 동일해진 금속배선 피치에 맞추어 제1콘택홀(81)보다 작게 만든다. 바람직하게는 상기 제1콘택홀(81)의 2/5 ∼ 3/5 의 크기로 제2콘택홀(89)을 형성하는 것이다.
그 다음, 상기 제2콘택홀(89) 표면에 장벽금속층(91)을 증착하고 상기 제2콘택홀(89)을 매립하는 제2콘택플러그(91)를 형성한다.
이때, 상기 제2콘택플러그(91)는 상기 제1콘택플러그(85)와 같은 물질로 형성한다.
그 다음, 상기 제2콘택플러그(91)에 접속되는 금속배선(95)을 형성한다.
이때, 상기 금속배선(95)은 제2콘택플러그(91) 및 제1콘택플러그(85)를 통하여 상기 비트라인(61)에 접속된 것이다.
여기서, 상기 금속배선(95)은 상기 제2콘택플러그(91) 형성공정시 동시에 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 금속배선 콘택을 디자인룰에 준하는 큰 금속배선 콘택 ( large 1st metal contact ) 공정과 작은 금속배선 콘택 ( small 2nd metal contact ) 공정의 두 단계 공정으로 형성하여 높은 에스펙트비의 콘택홀을 예정된 크기로 형성할 수 있어 하이어라러키컬 비트라인 구조를 구현 할 수 있고 셀 효율을 향상시킬 수 있는 효과를 제공한다.

Claims (7)

  1. (a) 반도체기판 상부에 비트라인 및 저장전극을 형성하는 공정과,
    (b) 상기 반도체기판의 셀부에 유전체막과 플레이트전극을 형성하되, 주변회로부에 플레이트전극과 같은 물질로 상기 플레이트전극과 분리된 콘택패드를 형성하는 공정과,
    (c) 상기 제1콘택마스크를 이용한 사진식각공정으로 상기 콘택패드와 그 하부의 절연막을 식각하여 상기 비트라인을 노출시키는 제1콘택홀을 형성하고 이를 매립하여 제1콘택플러그를 형성하는 공정과,
    (d) 전체표면상부에 층간절연막을 형성하는 공정과,
    (e) 제2콘택마스크를 이용하여 상기 콘택패드를 노출시키는 제2콘택홀을 형성하는 공정과,
    (f) 상기 제2콘택홀을 매립하는 제2콘택플러그를 형성하고 이에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    (b) 의 콘택패드는 TiN 이나 TiN/W 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    (b) 의 콘택패드는 1000 ∼ 2000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    (d) 의 층간절연막은 실리콘산화막을 2000 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성 방법.
  5. 제 1 항에 있어서,
    (e) 의 제2콘택홀을 상기 제1콘택홀의 2/5 ∼ 3/5 크기로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  6. 제 1 항에 있어서,
    (f) 의 금속배선은 상기 비트라인 피치와 같은 피치로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.
  7. 제 1 항에 있어서,
    (f) 의 제2콘택플러그와 금속배선을 동시에 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
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