JP3431143B2 - コンパクト形半導体メモリデバイスおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、それぞれコンデンサおよびMOS選択トラン
ジスタから成るメモリセルを有する半導体基板内の半導
体メモリデバイスに関する。

半導体メモリは、たとえばシリコンから成る半導体基
板内に設けられており、それぞれ情報を記憶するための
コンデンサと、特定のコンデンサを選択するためのトラ
ンジスタとから構成される複数個のメモリセルから成っ
ている。アクセス時間の短縮および大きいメモリ容量に
おける占有面積の縮小を達成するためには、デバイスの
集積密度が高められなければならない。すなわちセルの
占有面積が最小化されなければならない。しかし、セル
のすべての構造の直線的な縮小は可能でない。なぜなら
ば、たとえばコンデンサは電気的信頼性の理由から特定
のキャパシタンスを下廻ってはならず、また任意に微細
な構造は現在利用可能な技術によっては形成できないか
らである。その代わりに所定の構造微細性において可能
なかぎりコンパクトなセルが達成されなければならな
い。すなわち目標は可能なかぎりコンパクトなセルであ
る。メモリデバイスがこの目標にどの程度に合致するに
関する１つの尺度はｃ＝セル面積／（最小の構造大き
さ）^２の値である。すなわちｃが可能なかぎり小さくな
らなければならない。

ｃが８よりも小さくなると、ワードおよびビット線の
各第２の交叉位置にのみセルが配置されているかぎり、
トランジスタの駆動のために必要なワード線およびビッ
ト線がセルのそれ以上の縮小を妨げる。これはほぼ例外
なしに使用されているいわゆる折返しビット線方式の場
合に当てはまる。ｃが８よりも小さくなる際には、ワー
ドおよびビットの各交叉位置にセルを配置することが必
要になる（いわゆるオープンビット線方式）。しかし、
この配線の際には、折返しビット線方式の際のように、
セルの読出しの際に２つの隣接するビット線の比較測定
が実行され得ないので、オープンビット線方式によるメ
モリデバイスでは評価の確実性が一般により低い。

可能なかぎり小さいセルを形成するため、コンデンサ
を半導体基板内の溝のなかに配置し、その際にコンデン
サの両電極が導電性の層の形態で、また半導体基板から
絶縁されて溝のなかに収容されることはたとえばヨーロ
ッパ特許第A0176254号明細書から公知である。このよう
なメモリセルは米国特許第4918500号明細書に提案され
ている側壁接触部により一層コンパクトになる。選択ト
ランジスタの導電性領域への第１のコンデンサ電極の接
続は半導体基板の表面において行われずに、溝の壁を覆
っており第１の電極を半導体基板から絶縁する層が溝の
上縁の付近の個所において除去されることによって、溝
の壁において行われる。VLSI半導体メモリデバイスに対
する別のコンセプトはIEEE回路およびデバイス雑誌、19
89年１月、第27〜36頁のエヌ・ルーの論文に記載されて
いる。

本発明の課題は、上記の問題を解決する半導体メモリ
デバイスを提供することにある。

この課題は請求の範囲１または15によるデバイスおよ
び請求の範囲10による方法により解決される。本発明の
実施態様は従属請求の範囲の対象である。

本発明は、 −溝とトランジスタとの間および溝と側面絶縁との間の
さもなければ通常の間隔を生じさせない、コンデンサ溝
を形成するための自己調節技術、 −ビット線と溝壁に配置されている選択トランジスタの
導電性領域との間の垂直接触、 −折返しビット線方式と比較可能な評価の確実性を達成
するための一次、二次および三次ワード線の使用のもと
でのワード線の特別な配置 に基づいている。

以下、図面に示されている実施例により本発明を一層
詳細に説明する。

第１図は平面図、 第２図ないし第７図はメモリセルの範囲内の半導体基
板の第１図の線II−IIに沿う概略断面図により本方法の
実施例の工程を示す図、 第８図はメモリセルの有利な配置を有するメモリマト
リックスの平面図、 第９図はワード線の有利な配置を有するメモリデバイ
スの平面図である。

第１図：半導体基板１のなかに、ほぼストリップ状に
延びている絶縁領域２が形成され、これらの絶縁領域２
はその間に形成すべきメモリセルの横方向絶縁の役割を
する。好ましくは絶縁領域２は埋められた酸化物領域と
して、約600nmの深さにおいてほぼ垂直な側面を有し、
またその表面が半導体基板１の表面を有する平面内に位
置するように、たとえばESSDERC89会議論文集、第135〜
138頁のツェー・ツェラー、エフ・シュテルツの論文に
記載されている方法に従って形成される。

第２図：半導体基板１のすべての表面３の上にゲート
酸化物（図示せず）が形成され、続いて全面に選択トラ
ンジスタのゲート４および一次ワード線（４′）を形成
するための層、たとえば約250nmの厚みのドープされた
ポリシリコンが析出される。その上に絶縁層５が好まし
くはテトラエチルオルトケイ酸塩（TEOS）の熱分解によ
り析出され（以下ではTEOS層５と呼ばれる）、またホト
技術によりトラックに構造化される。マスクとしての構
造化されたTEOS層５により、ストリップ状の絶縁領域２
にほぼ垂直に延びている一次ワード線（４′）が形成さ
れるように、ポリシリコン層が構造化される。その際に
半導体基板１を覆って延びている部分は同時にゲート４
を成している。ゲート酸化物および埋められた酸化物２
に対する十分に高い選択性を有するエッチングプロセス
が行われる。一次ワード線およびゲート４は絶縁のため
に側方に、通常約100nmの別のTEOS析出および異方性の
逆エッチングにより形成されるスペーサ６により包まれ
る。ワード線およびゲート４の表面は既にTEOS5により
覆われている。

別のホト技術によりいまトランジスタ、特に回路の周
辺のなかのトランジスタの導電性領域（ソースおよびド
レイン）が埋込まれる。選択トランジスタの導電性領域
は後の工程でも形成され得る。

前記の工程に対しては、半導体テクノロジーで通常の
プロセスを使用することができる。すなわち、たとえ
ば、短いゲート長さを達成するためTEOSトラック５の幅
を湿式エッチングによりポリシリコン層の構造化の前に
ホト技術により設定された限界以下に減ずることは知ら
れている。さらに下側のゲート縁を仕上げるための酸化
ステップも通常行われている。

いま本発明によりコンデンサ溝７が、既に形成された
構造に対して、すなわち絶縁領域２ならびにTEOS層５お
よびスペーサ６により包まれた一次ワード線またはゲー
ト４（４′′で隣接ゲートが示されている）に対して自
己調節されて半導体基板１のなかに形成される。前記の
構造の材料、すなわちシリコン酸化物およびTEOSを露出
されている半導体基板１よりも十分に遅くエッチングす
る異方性のエッチングプロセスが使用される。TEOS層５
およびスペーサ６はエッチングプロセスの後になお十分
な絶縁を呈さなければならない。コンデンサを受け入れ
るためのこうして形成された溝７はほぼ長方形の断面を
有する。

第３図：半導体基板１に対する絶縁のために、底７′
と半導体基板表面３に対してほぼ垂直な壁７′′とから
成る溝７の表面の上に第１の絶縁性の層８、９が被覆さ
れる。この実施例では第１の絶縁性の層は構成要素とし
て約20nmの厚みのシリコン酸化物層８および全面に析出
された約30nmの厚みのシリコン窒化物層９を有する二重
層から成っている。構造化されたホトレジスト層10は溝
壁７′′の一方の側を溝上縁の付近で、構造化の際の照
射時間を介して設定可能な特定の深さまで露出させる。
少なくとも溝壁７′′および底に向かい合う側はレジス
ト10により覆われている。第１の絶縁性の層８、９は、
第１の開口が第１の絶縁性の層８、９のなかに形成され
るように、露出個所において除去される。その際にゲー
ト−封入物のTEOS5、６はわずかしか浸食されてはなら
ない。溝壁７′′の上側範囲内の半導体基板１のいま露
出している個所はコンデンサ電極と選択トランジスタの
導電性領域との間のその後の接触を可能にし、またいわ
ゆる溝接触部をなす。それは第３図中で溝の左側に位置
する溝７に属する選択トランジスタを画定する。

第４図：構造化されたホトレジスト層10が除去され
る。コンデンサの第１の電極12を形成するため、第１の
電極層12′が形成される。加えて、たとえば約30nmの厚
みのドープされたポリシリコン層が析出され、この層は
続いて異方性の逆エッチングにより少なくともTEOSトラ
ック５の上側で除去される。これにより第１の電極層1
2′が形成され、この層から後に第１の電極12が形成さ
れる。逆エッチングの際に溝７は部分的にレジスト栓13
により満たされ得る。このレジスト栓は、溝接触部11に
おいて第１の電極層12′のなかの下側に位置する第１の
絶縁性の層８、９により形成される段を覆う。それによ
り第１の電極層12′がこの段において浸食されず、また
さらに溝底７′をも覆う。レジスト栓13はたとえばレジ
スト逆露光（すなわち全面的露光および現像）により溝
のなかにもたらされ、またそれは逆エッチングの後に除
去される。こうして形成された第１の電極層12′は、基
板表面３の上側でTEOSスペーサ６の側方に位置する第１
の電極層12′の部分を介して一次ワード線（４′）の方
向に隣接する溝のなかの第１の電極層とも接続されてい
る。

第５図：ホト技術により第１の電極層12′が、各溝の
なかに第１の電極12が位置するように構造化される。本
発明によるメモリマトリックスに基づいて、これは簡単
に実行することができる。（図示されていない）ホト技
術により、第１の開口（溝接触部11）と向かい合う溝壁
７′′の側に溝上縁の付近に第２の開口が画定される。
この個所において第１の電極層12′が下側に位置する第
１の絶縁層８、９に対して選択的に除去され、またこう
して第２の開口を有することになる。第１の開口が配置
されている溝壁７′′の側はこのプロセス過程の間はホ
トレジストにより覆われている。上記の隣接する第１の
電極からの隔離を保証するため、第２の開口はワード線
方向に少なくとも第８図中に示されている寸法（32）を
有していなければならない。すなわち、すべての溝を両
側に絶縁領域２まで覆っていなければならず、それに対
して垂直な方向には第１の電極層12′の完全な除去が基
板表面３の上側で、また溝上縁の付近でも保証されてい
なければならない。方法技術的な周辺条件、特にホト技
術における分解能および調節誤差に基づいて、第８図中
に符号32を付されている領域は一般により大きく選ばれ
なければならない。第１の電極層12′のなかの第２の開
口は基板表面３の下側に約500nmの深さまで達する。こ
れは第１の開口の形成の際と同様に制御され得る。

上記のホトレジスト層の除去の後にコンデンサ誘電体
として第２の絶縁性の層14、たとえばいわゆるONO層が
少なくとも第１の電極12の上に形成される。その際に生
ずる高い温度により第１の電極12からのドーピング物質
の拡散が第１の開口を貫いて、すなわち溝接触部11を経
て半導体基板１のなかへ行われ、それによりそこに選択
トランジスタの導電性領域15が形成される。続いて溝の
なかに第２の電極層16′が第２の電極16の形成のために
もたらされる。通常その際にすべての溝７は厚いドープ
されたポリシリコン層により充填される。この層はその
後に再び逆エッチングされる。その際に絶縁領域２の上
の一次ワード線の間の範囲も充填される。

第６図：いま存在するほぼ平らにされた表面は別の
（第４の）絶縁性の層18により覆われる。そのために約
200nmの厚みのTEOS層が析出される。TEOS層18は、それ
がビット線接触部を形成するためのマスクとして適する
ように構造化される。溝接触部11を有する溝壁はTEOS層
18により覆われ、他方において第１の電極層12′のなか
に第２の開口を有する溝の側では第２の電極層16′が少
なくとも部分的に露出する。第２の電極層16′からい
ま、ビット線接触部孔19が第６図中に示されているよう
に基板表面３の下側、好ましくはこの個所における第１
の電極12の上縁に位置する深さまで異方性にエッチング
されることによって、第２の電極15が形成される。すな
わち第２の電極層16′は第１の電極層のように、ほぼ溝
壁７′′の等しい個所に位置し、また溝のなかでより浅
い深さまで延びている第２の開口を有する。溝壁７′′
のこの個所においていまシリコン窒化物９が露出する。

第２の電極層16の露出する表面の上に第３の絶縁性の
層17が好ましくは酸化プロセスにより形成される。こう
して形成されるシリコン窒化物層17の厚みは約80nmであ
る。露出する窒化物９は、後にはビット線接触部となる
溝壁のこの個所を酸化から保護する。

第７図：この図面には前記のメモリセル24のほかに右
側に隣接するメモリセルの選択トランジスタ25も示され
ている。溝壁７′′において第２の開口の範囲内で露出
するシリコン窒化物９および下側に位置するシリコン酸
化物８は、第１の絶縁性の層８、９のなかに第２の電極
層16′のなかの第２の開口と等しい個所に位置する第２
の開口が形成されるように、たとえば湿式プロセスによ
り除去される。この個所においていま最初の溝壁７′′
が露出する。すなわち第１の絶縁性の層８、９は第１お
よび第２の開口を有し、他方において第２の絶縁性の層
14および両電極層はそれぞれ第２の開口のみを有する。
上記の湿式エッチングプロセスの際にコンデンサ誘電体
14が浸食されないように、第１の電極層12′のなかの第
２の開口は一般に溝のなかのその他の第２の開口よりも
深い深さまで達する（すなわち第１の電極12の上縁はよ
り深く位置する）。この条件は、第１の絶縁性の層８、
９のなかの第２の開口を形成するエッチングプロセスの
誘電体14の材料に対する選択性が高いならば、省略され
得る。続いてビット線20、21が形成され、その際に第２
の開口の範囲内にビット線接触部22が形成される。通
常、先ず全面に約500nmの厚みのポリシリコン層20が析
出され、また約100nmに逆エッチングされ、それによっ
て既にビット線孔19の広範囲な充填が達成される。さら
に、適当なビット線材料としてたとえばモリブデン−シ
リコン21が被覆され、またポリシリコン層20と一緒にビ
ット線を形成するために構造化される。ビット線20、21
は溝を越えて、またはビット線接触孔19の範囲内で部分
的に溝７のなかを延びている。たとえばモリブデンのケ
イ化のための後続の熱処理の際にビット線接触部22を越
えてのビット線20、21からの拡散により、第２の導電性
領域23が形成される。第２の開口の範囲内にいまビット
線20、21と（図面中では右側の）隣接メモリセルの選択
トランジスタの第２の導電性領域23（たとえばドレイ
ン）との間のビット線接触部22が存在する。すなわちメ
モリセルのビット線接触部は常に溝のなかまたは溝壁に
配置されている。

第３および第４の絶縁性の層17、18はビット線20、21
に対する第２の電極16の絶縁をなす。その代わりに、ビ
ット線孔19および第２の開口を第２の電極層16′のなか
に直接にホト技術により、第４の絶縁性の層18を使用せ
ずに、形成し、またホトレジストの除去の後にすべての
表面を酸化し、または他の仕方で通しの第３の絶縁性の
層17を形成することも可能である。しかし、TEOSから成
る第４の絶縁性の層18の追加的な使用は、絶縁作用が一
層良好であるという利点を有する。さらに、ビット線接
触孔19が場合によってはTEOSスペーサの形成によりなお
縮小され得るので、ホト技術への要求がよりわずかで済
む。最後に、それにより、ビット線の構造化の際の層18
のより大きい除去が甘受され得る。

第８図：メモリマトリックスの平面図によりストリッ
プ状の絶縁領域２の間の列内のメモリセルの位置の概要
が示されている。ビット線20、21に垂直に、TEOS5、６
により包まれた一次ワード線４′が延びている。絶縁領
域２およびTEOS被覆５、６により形成される格子は溝７
の自己調節される形成のためのマスクをなす。

メモリセルの溝７は一方の側にその選択トランジスタ
のソース領域への溝接触部11を有し、向かい合う側には
隣接メモリセルの選択トランジスタとビット線20、21と
の間のビット線接触部22が配置されている。符号7a、11
aおよび22により、中央に位置するメモリセルに属する
溝、溝接触部およびビット線接触部が示されている。

さらに、３つのリトグラフィ平面が以下のように示さ
れている。

−少なくとも符号31を付されている領域を覆わないホト
レジスト層により、溝壁の第１の個所に溝接触部11の形
成のための第１の開口が生ずるように、第１の絶縁性の
層８、９がエッチングされる（第３図参照、ホトレジス
ト層10）。

−少なくとも符号32を付されている領域を覆わない別の
ホトレジスト層により、各溝７のなかにその他のものか
ら隔てられた第１の電極が位置するように（第４図およ
び第５図参照）、第１の電極層12′がエッチングされる
（第１の電極層12′のなかの第２の開口の形成）。ワー
ド線４′の方向に領域32はそれぞれ少なくとも絶縁スト
リップまで達していなければならない。

−少なくとも符号33を付されている領域を覆わない別の
ホトレジスト層により、ビット線接触孔19が第４の絶縁
性の層18（第６図参照）のエッチングにより形成され、
それによって後続の工程で第２の開口が第２の電極層1
6′および第１の絶縁性の層８、９のなかに形成され、
またビット線接触孔22が溝壁の第２の個所に形成され
る。

開口32および33は第８図中に示されているように全く
同一であってよく、その重なりは少なくとも十分なビッ
ト線接触を可能にしなければならない。領域31、32、33
は他の形態で、特に図面中に示されているよりも大きく
選ぶこともできる。それらは部分的に重なっていてもよ
い。たいていホトレジスト層のなかの開口は、調節誤
差、分解能などを顧慮するために、より大きく選ばれな
ければならない。領域31および／または32および／また
は33が第２の方向に両側に絶縁領域２をなおそれぞれ半
分だけ覆うことは有利である。第１の方向の広がりは一
般に分解能により決定される。しかし特に領域32は信頼
性の理由から、それが溝７をほぼ半分まで覆うように選
ぶことができる。

さらに第８図にはメモリセルマトリックス内のメモリ
セルの配置が以下のように示されている。

−メモリセルは、ビット線20、21に対して平行に（第１
の方向に）延びており、ストリップ状の絶縁領域２によ
り互いに隔てられている列のなかに配置されている。同
一の列のなかのすべてのメモリセルでは選択トランジス
タが付設のコンデンサの同一の側に配置されており、た
とえばＡ−Ａを付されている列のなかではすべての選択
トランジスタが付設のコンデンサの左側に位置してい
る。このような列は第２図ないし第７図にも断面図で示
されている。それに応じて左側の溝上縁には溝接触部11
が、右側の溝上縁には隣接メモリセルのビット線接触部
22が位置している。メモリセルの隣接する列のなかでは
この向きは逆にされている。すべての選択トランジスタ
は付設のコンデンサの右側に位置しており、溝接触部11
およびビット線接触部22は交換されている。ワード線
４′の方向（第２の方向）に列のなかのすべての選択ト
ランジスタおよび溝７が位置している。

このメモリマトリックスは可能なかぎりコンパクトな
セルを実現するのに特に有利である。それは使用される
ホト技術にわずかな要求しか課さず、種々の溝のなかで
の第１の電極の相互分離が簡単に可能である。ワード線
およびビット線の各交叉個所にメモリセルが生ずる。こ
のようなメモリセルの大きさに対する典型的な値は下記
のとおりである。

ワード線ラスタ:2.1μｍ、ワード線幅:0.7μｍ、ビット
線ラスタ:1.4μｍ、ビット線幅:0.7μｍ、コンデンサ
溝:1.4μｍ×0.7μｍ、溝深さ:3μｍ、セル面積2.94μm
²、ｃ＝６。

本発明による方法の利点はVLSI回路の製造の際の他の
通常の方法によるその簡単な集積可能性である。たとえ
ば周辺のなかのトランジスタでは、周辺のなかの周辺ト
ランジスタの埋込みの後に薄い窒化物層が、またその上
にまざり合う中間酸化物が形成されるならば（キュスタ
ーほか、1987年VLSIテクノロジーシンポジューム、名古
屋（日本）の論文集、第93〜93頁参照）、ビット線接触
部は“FOBIC"方式により製造され得る。第３の絶縁性の
層の形成の後に次いで周辺のなかに接触すべきトランジ
スタの上に孔が中間酸化物のなかに下側に位置する薄い
窒化物層までエッチングされる。メモリ領域内のビット
線接触部の形成（ビット線接触部22における第１の絶縁
性の層８、９の除去）と同時に周辺のなかのビット線接
触部が薄い窒化物層の除去により開かれ得る。

第９図：オープン−ビット線方式における評価の確実
さを高めるため、ポリシリコンから成る前記の一次ワー
ド線４′のほかに、上側に位置するメタライジング平面
のなかに配置されている二次ワード線40および三次ワー
ド線41が設けられている。図面をわかりやすくするた
め、二次ワード線40は三次ワード線41よりも細く示され
ている。

以下に説明する一次、二次および三次ワード線４′、
40および41の特別な配置および特別な配線方式により折
返しビット線方式と類似のメモリセルの配線が達成され
る。二次ワード線40および三次ワード線41は交互に第１
のメタライジング平面およびその上に位置する第２のメ
タライジング平面のなかを延びており、その際にそれら
は捩られている。

たとえば二次ワード線40は長さＸにわたり第１のメタ
ライジング平面のなかを延びており（図面中に破線によ
り示されている）、次いでいわゆる経由点42を経て第２
のメタライジング平面のなかに導かれ、一般的に等長の
区間にわたり第２のメタライジング平面のなかを延びて
おり（実線）、また次いで別の経由点を経て再び第１の
メタライジング平面のなかに導かれる。三次ワード線41
は二次ワード線に対して相補性に延びている。すなわち
二次ワード線とほぼ平行に経由点の周りまでそれぞれ他
のメタライジング平面のなかを延びており、経由点43を
経て第２のメタライジング平面から第１のメタライジン
グ平面のなかに導かれる。経由点42、43においてそれぞ
れ他の平面のなかへのワード線の交叉自由な切換わりが
行われなければならず、このことが第９図に示されてい
る経由点およびワード線の配置で達成され、また二次お
よび三次ワード線40、41を捩ることに通ずる。こうして
第１のメタライジング平面のなかに交互にそれぞれ長さ
Ｘにわたり二次ワード線40および三次ワード線41が存在
する。

一次ワード線４′（図示せず）はポリシリコン層のな
かを通しではなく、それぞれたとえば16のセルを経て延
びるセクションのなかに置かれる。好ましくはこのよう
なセクションの中央に、上側に位置する第１のメタライ
ジング平面への、すなわち二次ワード線40もしくは三次
ワード線41への接触部44、45が位置している。一次ワー
ド線（またはそのセクション）は２つのこのような接触
部44、45の間を好ましくは直線状に延びている。ワード
線方向に隣接する２つの一次ワード線セクションの接触
部44、45の間で（その上に位置するメタライジング平面
のなかで）それぞれ他のメタライジング平面のなかへの
二次および三次ワード線の交叉自由な切換わりが配置さ
れており、それによってワード線方向に隣接する２つの
一次ワード線セクションのうち一方は二次ワード線40と
接触部44を経て、また他方は三次ワード線41と接触部45
を経て接続されている。長さＸは一次ワード線セクショ
ンの長さと関連しており、最も簡単な場合にはこれらの
長さはほぼ等しい。図面をわかりやすくするため、経由
点および接触部はワード線に相応して異なる大きさで示
されている。

いま二次ワード線40または三次ワード線41が応答する
と、第１のメタライジング平面のなかを延びている一次
ワード線のセクションのみが応答し、それによっていま
このセクションのなかに位置する16のセルが読出され
る。信号を評価するため、応答したセクションのビット
線が隣接セクションのビット線と比較される。セルの読
出しの際の参照ビット線として、さもなければ通常のよ
うにそれぞれすぐ次または１つおいて次のビット線では
なく、この実施例ではそれぞれ16番目のビット線が用い
られる。読出し増幅器においてたとえば金属ブリッジを
経てこれらのビット線を一緒にすることが必要である。

一次ワード線と二次ワード線との間の接触部44、45な
らびに他のメタライジング平面のなかへの二次または三
次ワード線の切換わりの際の経由点42、43は可能なかぎ
り場所をとらないものでなければならない。従って、電
気的に接続すべき導線が接続個所において広げられない
このような実施例が有利である。このような接続は、両
導線のいずれも広げられないならば、ノン−ネスティッ
ド／ノン−キャップドと呼ばれる。このような接続はた
とえば一次ワード線と二次ワード線との間のタングステ
ンで充填された接触孔と二次ワード線と三次ワード線と
の間のタングステンで充填された経由点とにより実現さ
れ得る。一次ワード線と二次ワード線との間の接触部44
は好ましくは絶縁領域を経て（第８図参照）、また選択
トランジスタを経ずに配置されている。そのために、接
触部44の下に位置する絶縁領域２のストリップが、上側
に接触部44が配置されていない絶縁領域２のストリップ
よりも大きい幅、上記のラスタまたは構造の大きさでは
たとえば1.6μｍを有することが必要である。同じく、
一次ワード線の２つのセクションの分離個所において下
側に位置する絶縁領域２のストリップをたとえば1.2μ
ｍに広げることが必要である。

経由点42、43に対して、すなわちそれぞれ他のメタラ
イジング平面のなかへの二次または三次ワード線の切換
わりに対して必要な場所が、一次ワード線のセクション
がどのように短くてよいか、従ってまた比較すべきビッ
ト線がどのように互いに離れているかを決定する。必要
なビットデコーダの数を減ずるため、中央プリデコーダ
または読出し増幅器と接続されている追加的な選択線46
（いわゆる行選択線）を半導体メモリデバイスのなかに
設けることは有利である。二次および三次ワード線40、
41、接触部44、45および経由点42、43の第９図中に示さ
れている特別な配置が16セルの一次ワード線セクション
の長さにおいて選ばれるならば、選択線46は第２のメタ
ライジング平面のなかに配置され得る。そのために、一
般にたとえば示されている寸法において、接触部44の間
隔をビット線方向（第１の方向）に拡大することは必要
でなく、この間隔は溝７の示されている寸法により決定
されている。ビット線方向に延びている導線の使用は回
路方式に応じて上記の意味での選択線としてだけでなく
他の目的でも行われ得る。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板（１）内にワード線、ビット線
   およびメモリセルを有する半導体メモリデバイスであっ
   て、 −各メモリセル（24）が主として溝（７）内に配置され
   ているコンデンサとMOS選択トランジスタとを有し、 −選択トランジスタの第１の導電性領域（15）とコンデ
   ンサの第１の電極との間の垂直な溝接触部（11）が溝壁
   （7"）の第１の個所に配置されている半導体メモリデバ
   イスにおいて、 −ビット線（20、21）が少なくとも部分的に溝（７）内
   を延びており、 −溝壁（7"）の第１の個所に、ビット線と隣接メモリセ
   ル（25）の選択トランジスタの第２の導電性領域（22）
   との間の垂直なビット線接触（22）が配置されており、 −コンデンサの第１の電極層（12'）から形成された第
   １の電極（12）と第２の電極層（16'）から形成された
   第２の電極（16）とがほぼ溝（７）内に配置されてお
   り、 −壁（7"）および底（7'）から成る溝表面を覆う第１の
   絶縁性の層が第１の電極（12）を半導体基板（１）から
   絶縁し、 −少なくとも第１の電極（12）を覆う第２の絶縁性の層
   （14）が第２の電極（16）を第１の電極（12）から絶縁
   し、 −壁（7"）の第１の個所における第１の絶縁性の層
   （８、９）内の第１の開口を通じて選択トランジスタの
   第１の導電性領域（15）が第１の電極（12）と接続され
   て、溝接触部（11）を形成しており、 −少なくとも第３の絶縁性の層（17）が第２の電極（1
   6）を、上側に位置しかつ部分的に溝（７）内に延びる
   ビット線（20、21）から絶縁しており、 −溝壁（7"）の第２の個所に夫々第２の開口が第１およ
   び第２の電極層（12'）、（16'）内および第１および第
   ２の絶縁性の層（８、９）内に、この個所において溝
   （７）内を延びるビット線（20、21）が第２の開口を通
   じて隣接メモリセルの選択トランジスタ（25）の第２の
   導電性領域（23）とのビット線接触部（22）を有するよ
   うに位置している ことを特徴とする半導体メモリデバイス。
2. 【請求項２】メモリセル（24）の溝（７）が選択トラン
   ジスタのゲート（４）と、隣接メモリセルの選択トラン
   ジスタ（25）のゲート（4"）と、種々のメモリセルを絶
   縁する絶縁領域（２）とに対し自己整合的に配置されて
   いることを特徴とする請求の範囲１記載の半導体メモリ
   デバイス。
3. 【請求項３】第１の電極（12）が、少なくとも第１の開
   口と、溝壁（7"）および溝底（7'）における第１の絶縁
   層（８、９）とを覆っていることを特徴とする請求の範
   囲１又は２記載の半導体メモリデバイス。
4. 【請求項４】第１の電極層（12'）が、第２の電極層（1
   6'）と第１および第２の絶縁層（８、９）と共に第２の
   開口を有し、前記第１の電極層（12'）の第２の開口
   が、前記第２の電極層（16'）と第１および第２の絶縁
   層（８、９）の第２の開口とほぼ重なっているがこれら
   開口より一層深い深さ迄溝内へ延びていることを特徴と
   する請求の範囲１ないし３の１つに記載の半導体メモリ
   デバイス。
5. 【請求項５】第１の絶縁層（８、９）がシリコン酸化物
   およびその上に位置するシリコン窒化物から成る二重層
   であることを特徴とする請求の範囲１ないし４の１つに
   記載の半導体メモリデバイス。
6. 【請求項６】ビット線接触部（22）が溝壁（7"）の溝接
   触部（11）と向かい合う個所に配置されていることを特
   徴とする請求の範囲１ないし５の１つに記載の半導体メ
   モリデバイス。
7. 【請求項７】溝（７）の外側を延びているビット線（2
   0、21）の部分を第２の電極（16）から絶縁する第４の
   絶縁性の層（18）が設けられていることを特徴とする請
   求の範囲１ないし６の１つに記載の半導体メモリデバイ
   ス。
8. 【請求項８】テトラエチルオルトケイ酸塩（TEOS）の熱
   分解により形成された第４の絶縁性の層（18）およびポ
   リシリコン酸化物から成る第３の絶縁性の層（17）が設
   けられていることを特徴とする請求の範囲７記載の半導
   体メモリデバイス。
9. 【請求項９】請求の範囲１ないし８の１つによる半導体
   メモリデバイスの製造方法において、 ａ）種々のメモリセルを互いに絶縁するための帯状の絶
   縁領域（２）を製造する工程と、 ｂ）選択トランジスタのゲート（４）を有する一次ワー
   ド線（4'）を製造する工程と、 ｃ）絶縁領域（２）、ゲート（４）および隣接選択トラ
   ンジスタ（25）のゲート（4"）に対し自己整合的にコン
   デンサを受け入れるための溝（７）を製造する工程と、 ｄ）溝壁の第１の個所において第１の絶縁性の層内に第
   １の開口を有する溝壁（7"）および溝底（7'）の上の第
   １の絶縁性の層（８、９）を製造する工程と、 ｅ）第１の絶縁性の層（８、９）および第１の開口によ
   り露出された溝壁（7"）の部分の上に第１の電極層（1
   2'）を被覆することにより第１の電極（12）を製造し、
   かつ溝壁の第２の個所において第１の電極層（12'）内
   に第２の開口を形成する工程と、 ｆ）少なくとも第１の電極（12）の上に第２の絶縁性の
   層（14）を製造する工程と、 ｇ）第２の電極層（16'）で溝（７）を充填する工程
   と、 ｈ）少なくとも部分的に第１の電極層内の第２の開口を
   覆う第２の電極層（16'）内に第２の開口を形成するこ
   とにより第２の電極層（16'）から第２の電極（16）を
   製造する工程と、 ｉ）第２の電極（16）の露出する表面の上に少なくとも
   第３の絶縁性の層（17）を製造する工程と、 ｋ）溝壁（7"）の第２の個所に存在する層（８、９、1
   4）を除去する工程と、 ｌ）部分的に溝（７）の上を、又部分的に溝（７）内を
   延びており、かつ溝壁の第２の個所に隣接メモリセルの
   選択トランジスタ（23）の第２の導電性領域（23）への
   ビット線接触部（22）を有するビット線（20、21）を製
   造する工程と を含んでいることを特徴とする半導体メモリデバイスの
   製造方法。
10. 【請求項１０】第１の電極層（12'）がポリシリコンの
    全面析出および異方性逆エッチングにより製造され、そ
    の際に溝（７）が第１の導電性層内の溝接触部（11）に
    形成された段の上迄レジストにより充填されていること
    を特徴とする請求の範囲９記載の方法。
11. 【請求項１１】第２の電極層（16'）による溝（７）の
    充填の後に、第２の電極層（16'）が第４の絶縁性の層
    （18）により被覆されることを特徴とする請求の範囲９
    又は10記載の方法。
12. 【請求項１２】第４の絶縁性の層（18）がホト技術によ
    り、続いてそれをマスクとして第２の開口が第２の電極
    層（16'）内にエッチングされるようにパターニングさ
    れることを特徴とする請求の範囲11記載の方法。
13. 【請求項１３】請求の範囲１ないし８の１つによる半導
    体メモリデバイスの少なくとも４つのメモリセルを有す
    るメモリマトリックスにおいて、 −絶縁領域（２）により隔てられ、第１の方向に延びて
    いる複数の列内に、各メモリセルを構成する選択トラン
    ジスタとコンデンサとが各々配置されており、 −第一の列内に存在するメモリセルにおいては、コンデ
    ンサの一方の側に選択トランジスタが位置し、隣接する
    列内に存在するメモリセルにおいては、コンデンサの他
    方の側に選択トランジスタが位置するよう、互いに隣接
    する列毎にコンデンサと選択トランジスタの位置関係が
    逆転し、 −前記第１の方向に対して垂直に延びる第２の方向に、
    前記選択トランジスタが一列に配置されており、 −前記第２の方向に溝（７）が一列に配置されている ことを特徴とする半導体メモリデバイスのメモリマトリ
    ックス。