JP2000114496A - ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 - Google Patents
ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H01L28/20—Resistors
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- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
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Abstract
(57)【要約】
【課題】 所期のように角形の配向特性を備えたさらに
コンパクトな配置構成を提供すること。 【解決手段】 複数の第１のワード線と、複数の第２の
ワード線が含まれ、前記複数の第１のワード線は主とし
て、前記複数の第２のワード線が主に延在している平面
とは異なる平面内に延在するように構成する。
コンパクトな配置構成を提供すること。 【解決手段】 複数の第１のワード線と、複数の第２の
ワード線が含まれ、前記複数の第１のワード線は主とし
て、前記複数の第２のワード線が主に延在している平面
とは異なる平面内に延在するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関す
る。
る。
【０００２】
【従来の技術】ＤＲＡＭセルのサイズは、容量性メモリ
の開発を続ける上で常にプレッシャとして関与してい
る。目下の設計構成においては、ワード線とビット線が
互いに直交するように延在し、複数のメモリセルが、２
つずつの対にされると共に１つのビット線スタッドを共
有する形で配置されている。このビット線スタッドは当
該２つのメモリセルをビット線に接続させるために用い
られている。図１には、従来のトレンチ型ＤＲＡＭメモ
リセルレイアウトの一部が概略的に平面図で示されてお
り、その断面の立体図が図２に３次元マップで示されて
いる。各メモリセルの対は、２つのトレンチキャパシタ
１と、２つのアクティブなアクセスを形成するドレイン
（ソース）および埋込みストラップ２に関係し、ゲート
３は下方の１つのＢＬスタッドおよびドレイン（ソー
ス）領域４に関係している。金属線の第１レベルとして
ワード線５がそれらと共にデバイスのゲートを形成する
アクティブアクセスデバイスの上方を延在している。ビ
ット線スタッドは、各ビット線６，ＢＬnに接続されて
おり（ここでの前記ｎは整数であり）、第２の金属線レ
ベル面上をワード線に直交するように延在している。メ
モリセルの寸法は、メモリセルの製造において規定され
る最小特定サイズによって一般的に定められている。典
型的には、この最小特定サイズは、メモリセルゲートの
幅に等しい。従来のＤＲＡＭメモリサイズは８ｆ2 per
cellである。この実際の例が図１に抽出されて示されて
いる。ここでは複数の（４つ）セルが８ｆ・４ｆの領域
内に囲繞されている。すなわちこれは（３２ｆ2/４cel
l）＝８ｆ2/cellである。例えば０.１５ミクロンの最小
特定サイズを有するＤＲＡＭは、セル毎に、０.３μｍ
・０６μｍ＝０.１８（μｍ）2 のチップ領域を含む。
このことは直交的配置構成において各セル毎に１つの方
向にレイアウトされる２つのセルの直交的配向特性を与
える。
の開発を続ける上で常にプレッシャとして関与してい
る。目下の設計構成においては、ワード線とビット線が
互いに直交するように延在し、複数のメモリセルが、２
つずつの対にされると共に１つのビット線スタッドを共
有する形で配置されている。このビット線スタッドは当
該２つのメモリセルをビット線に接続させるために用い
られている。図１には、従来のトレンチ型ＤＲＡＭメモ
リセルレイアウトの一部が概略的に平面図で示されてお
り、その断面の立体図が図２に３次元マップで示されて
いる。各メモリセルの対は、２つのトレンチキャパシタ
１と、２つのアクティブなアクセスを形成するドレイン
（ソース）および埋込みストラップ２に関係し、ゲート
３は下方の１つのＢＬスタッドおよびドレイン（ソー
ス）領域４に関係している。金属線の第１レベルとして
ワード線５がそれらと共にデバイスのゲートを形成する
アクティブアクセスデバイスの上方を延在している。ビ
ット線スタッドは、各ビット線６，ＢＬnに接続されて
おり（ここでの前記ｎは整数であり）、第２の金属線レ
ベル面上をワード線に直交するように延在している。メ
モリセルの寸法は、メモリセルの製造において規定され
る最小特定サイズによって一般的に定められている。典
型的には、この最小特定サイズは、メモリセルゲートの
幅に等しい。従来のＤＲＡＭメモリサイズは８ｆ2 per
cellである。この実際の例が図１に抽出されて示されて
いる。ここでは複数の（４つ）セルが８ｆ・４ｆの領域
内に囲繞されている。すなわちこれは（３２ｆ2/４cel
l）＝８ｆ2/cellである。例えば０.１５ミクロンの最小
特定サイズを有するＤＲＡＭは、セル毎に、０.３μｍ
・０６μｍ＝０.１８（μｍ）2 のチップ領域を含む。
このことは直交的配置構成において各セル毎に１つの方
向にレイアウトされる２つのセルの直交的配向特性を与
える。
【０００３】
【発明が解決しようとする課題】本発明の課題は、所期
のように角形の配向特性を備えたさらにコンパクトな配
置構成を提供することである。
のように角形の配向特性を備えたさらにコンパクトな配
置構成を提供することである。
【０００４】
【課題を解決するための手段】前記課題は本発明によ
り、複数の第１のワード線と、複数の第２のワード線が
含まれており、前記複数の第１のワード線は主として、
前記複数の第２のワード線が主に延在している平面とは
異なる平面内に延在しているように構成されて解決され
る。
り、複数の第１のワード線と、複数の第２のワード線が
含まれており、前記複数の第１のワード線は主として、
前記複数の第２のワード線が主に延在している平面とは
異なる平面内に延在しているように構成されて解決され
る。
【０００５】
【発明の実施の形態】次に本発明を図面に基づき以下に
詳細に説明する。
詳細に説明する。
【０００６】図３には本発明によるＤＲＡＭセルレイア
ウトが平面図で示されている。この場合は、ビット線ス
タッド毎に４つのノード（セル）と２つの位相ワード線
レベルを有する、６1/4ｆ2ＤＲＡＭセル構造が用いられ
ている。ビット線（以下では単にＢＬとも称す）スタッ
ドおよびドレイン/ソース領域１０は４つのセルの中央
に示されており、それぞれにはセルキャパシタ７が図示
のように関連付けられている。ドレイン/ソース埋込み
ストラップ８は、それらの各々のメモリセルのドレイン
/ソースと共にキャパシタ７に接続される。ゲート９
は、図示のように関連するドレイン/ソース領域８と１
０の間にそれぞれの埋込みストラップとＢＬスタッドに
沿って設けられている。４つのゲートは共通のＢＬスタ
ッドおよびドレインソース領域１０を共有しており、こ
れは関連する４つのゲート並びにワード線１３とのドレ
イン/ソース領域の共有的接続のために用いられる。各
々４つのゲート構造は、１つのセルクワドロポール（Ce
ll-quadropole)として基準づけられ、図中では基本的に
参照番号１５が付されている。図示のように、５ｆ・５
ｆの特定サイズに４つのセルが矩形状の平面領域にボン
ディングされている。従ってセル毎に２５ｆ2/４＝６.
２５ｆ2の平面領域が占められている。前述した０.１５
ミクロンの最小特定サイズでの例との比較においては、
０.１４０６（μｍ）2の表面領域が、本発明のレイアウ
トによって占められ、従来方式のセル８ｆ2の０.１８
（μｍ)2の表面領域よりも小さくなる。これによってさ
らにコンパクトなサイズがビット線とワード線の配向の
僅かな変更によって得られる。幾つかのワード線がビッ
ト線に平行に延在するこのレイアウトでは、読取り/書
込みサイクル中およびリフレッシュサイクル中にセルへ
情報を入出力するメモリセルへのアクセスを形成する導
体を介して、キャパシタリークに対する補償のためのセ
ル情報を周期的にリストアする演算が施される。
ウトが平面図で示されている。この場合は、ビット線ス
タッド毎に４つのノード（セル）と２つの位相ワード線
レベルを有する、６1/4ｆ2ＤＲＡＭセル構造が用いられ
ている。ビット線（以下では単にＢＬとも称す）スタッ
ドおよびドレイン/ソース領域１０は４つのセルの中央
に示されており、それぞれにはセルキャパシタ７が図示
のように関連付けられている。ドレイン/ソース埋込み
ストラップ８は、それらの各々のメモリセルのドレイン
/ソースと共にキャパシタ７に接続される。ゲート９
は、図示のように関連するドレイン/ソース領域８と１
０の間にそれぞれの埋込みストラップとＢＬスタッドに
沿って設けられている。４つのゲートは共通のＢＬスタ
ッドおよびドレインソース領域１０を共有しており、こ
れは関連する４つのゲート並びにワード線１３とのドレ
イン/ソース領域の共有的接続のために用いられる。各
々４つのゲート構造は、１つのセルクワドロポール（Ce
ll-quadropole)として基準づけられ、図中では基本的に
参照番号１５が付されている。図示のように、５ｆ・５
ｆの特定サイズに４つのセルが矩形状の平面領域にボン
ディングされている。従ってセル毎に２５ｆ2/４＝６.
２５ｆ2の平面領域が占められている。前述した０.１５
ミクロンの最小特定サイズでの例との比較においては、
０.１４０６（μｍ）2の表面領域が、本発明のレイアウ
トによって占められ、従来方式のセル８ｆ2の０.１８
（μｍ)2の表面領域よりも小さくなる。これによってさ
らにコンパクトなサイズがビット線とワード線の配向の
僅かな変更によって得られる。幾つかのワード線がビッ
ト線に平行に延在するこのレイアウトでは、読取り/書
込みサイクル中およびリフレッシュサイクル中にセルへ
情報を入出力するメモリセルへのアクセスを形成する導
体を介して、キャパシタリークに対する補償のためのセ
ル情報を周期的にリストアする演算が施される。
【０００７】図４には、セルキャパシタがトレンチキャ
パシタで実施された本発明のレイアウトが三次元マップ
で示されている。図４中の多くの素子（ワード線および
ビット線）は構造を見やすくするために面に沿って切り
取られている。トレンチキャパシタ７は、チップ基板内
へ延在し、ここでは円筒形状で示されている。但しこの
キャパシタ７の形態は１つの例でしかない。従ってこの
キャパシタ７は、スタックキャパシタやその他のトレン
チ/スタックキャパシタの組合わせであってもよい。図
３には金属線レベルゼロのワード線１１（以下ではワー
ド線レベルゼロとも称する）のうちの２つが“ワード線
n”および“ワード線n+1”としてそれぞれ示されており
（この場合前記ｎはここではホールナンバを表してい
る）、それぞれ４つのノード構造部１５の２つのゲート
９に接続され、金属線レベル２のビット線１３（図中に
はこれらの２つがそれぞれビット線n、ビット線n+1とし
て示されている）に対して平行に延在している。ビット
線はホールを通って下方の各ビット線スタッド及びドレ
イン/ソース領域１０に接続されている。第２の金属線
レベルワンのワード線１２（ワード線レベルワンとも称
す）は、それぞれ４つのノード構造（またはクワドロポ
ール）１５の中で残される２つのセルの保守に用いら
れ、ワード線スタッド１４は、ビット線スタッド４に類
似したスタッドを用いて、ゲート９を金属線レベルワン
のワード線１２に接続させるのに用いられる。金属線レ
ベルワンのワード線１２（図中ワード線n+2とワード線n
+3で示される）は金属線レベルゼロのワード線１１に直
交的に延在する。ビット線１３は金属線レベルゼロのワ
ード線１１に対して平行にまたは直交的に延在する。
パシタで実施された本発明のレイアウトが三次元マップ
で示されている。図４中の多くの素子（ワード線および
ビット線）は構造を見やすくするために面に沿って切り
取られている。トレンチキャパシタ７は、チップ基板内
へ延在し、ここでは円筒形状で示されている。但しこの
キャパシタ７の形態は１つの例でしかない。従ってこの
キャパシタ７は、スタックキャパシタやその他のトレン
チ/スタックキャパシタの組合わせであってもよい。図
３には金属線レベルゼロのワード線１１（以下ではワー
ド線レベルゼロとも称する）のうちの２つが“ワード線
n”および“ワード線n+1”としてそれぞれ示されており
（この場合前記ｎはここではホールナンバを表してい
る）、それぞれ４つのノード構造部１５の２つのゲート
９に接続され、金属線レベル２のビット線１３（図中に
はこれらの２つがそれぞれビット線n、ビット線n+1とし
て示されている）に対して平行に延在している。ビット
線はホールを通って下方の各ビット線スタッド及びドレ
イン/ソース領域１０に接続されている。第２の金属線
レベルワンのワード線１２（ワード線レベルワンとも称
す）は、それぞれ４つのノード構造（またはクワドロポ
ール）１５の中で残される２つのセルの保守に用いら
れ、ワード線スタッド１４は、ビット線スタッド４に類
似したスタッドを用いて、ゲート９を金属線レベルワン
のワード線１２に接続させるのに用いられる。金属線レ
ベルワンのワード線１２（図中ワード線n+2とワード線n
+3で示される）は金属線レベルゼロのワード線１１に直
交的に延在する。ビット線１３は金属線レベルゼロのワ
ード線１１に対して平行にまたは直交的に延在する。
【０００８】本発明による構造は、付加的な金属線レベ
ルの導入によって、従来のメモリ構造に比べ付加的なプ
ロセスが複雑であるが、これは必ずしも必要なことでは
ない。なぜならビット線が従来のメモリデザインで用い
られている金属線レベルで製造可能だからである。
ルの導入によって、従来のメモリ構造に比べ付加的なプ
ロセスが複雑であるが、これは必ずしも必要なことでは
ない。なぜならビット線が従来のメモリデザインで用い
られている金属線レベルで製造可能だからである。
【０００９】前述したＤＲＡＭセル構造は、前述の説明
図にも示されているように、以下のほうは形態で製造さ
れてもよい。
図にも示されているように、以下のほうは形態で製造さ
れてもよい。
【００１０】シリコンウエハは、複数のトレンチキャパ
シタ８の形成で開始されて一連のプロセスステップによ
って処理される。この場合ディープトレンチ（ＤＴ）エ
ッチング、ＤＴポリシリコン充填、ＤＴポリケミカルメ
カニカルポリッシング（ＣＭＰ）等によって図３に示さ
れたレイアウトのように処理される。このトレンチキャ
パシタ充填部は、１つは電極として用いられ、他は所定
の埋込み層を備えたシリコンバルクとして用いられる。
これらのプロセスステップの方式は十分に公知であり、
さらに目下のトレンチキャパシタの形成のために、例え
ば埋込みプレート生成、外方拡散、再エッチング/再充
填マルチステップ、カラー側壁酸化、アニールステップ
などのさらなるプロセスステップを多く含んでいる。前
述の処理によって形成されたトレンチキャパシタは、埋
込みストラップ１０を介してアクティブデバイスに接続
されている。このアクティブデバイスはクロス状のトラ
ンジスタアクティブエリア領域（ＡＡ）に形成されてい
る。このＡＡ領域は、浅いトレンチ絶縁（ＳＴＩ）領域
の囲繞によって相互に対抗的に絶縁されている。前述し
た金属層は、反応性イオンエッチング（ＲＩＥ）技法や
ダマシーン（Damascene)技法によって形成されている。
シリコン酸化物層（これは後のゲート酸化物である）が
形成される。その最上段にはＳｉ3Ｎ4層が析出される。
ホウ素のドープされたホスホシリケートガラス（ＢＰＳ
Ｇ）の厚い第３の層が析出される。このＢＰＳＧ層の中
にはホールが、後で形成される全てのゲート９の位置に
エッチングされる。前述したＳｉ3Ｎ4層はエッチングス
トッパとして作用する。ホトレジスト露出は次のように
行われる。すなわちホールの直径が１つの特定サイズｆ
よりも小さく、クワドロポール毎の４つのホールが互い
に接触しないように行われる。ニトリットストリップを
用いて、形成されたホール底部の前記Ｓｉ3Ｎ4層がゲー
ト酸化膜の露出のために除去される。ポリシリコン層
は、ホール直径よりも少ない厚さでホール内に析出され
る。後に残ったＢＰＳＧとＳｉ3Ｎ4層は剥離される。そ
れに続いてポリシリコンからなる小さな円筒状部が生成
されこれがゲートを形成する。このシリコンゲート円筒
状部は、自己調整されたイオン打ち込みステップにてＦ
ＥＴのようなアクティブアクセスデバイスが形成され、
これはメモリセルへのパストランジスタとして用いられ
る。ＢＰＳＧは、シリコンゲート円筒状部の間に析出さ
れ、ＣＭＰプロセスが、さらなるプロセスステップのた
めのプレーナ表面を得るために行われる。
シタ８の形成で開始されて一連のプロセスステップによ
って処理される。この場合ディープトレンチ（ＤＴ）エ
ッチング、ＤＴポリシリコン充填、ＤＴポリケミカルメ
カニカルポリッシング（ＣＭＰ）等によって図３に示さ
れたレイアウトのように処理される。このトレンチキャ
パシタ充填部は、１つは電極として用いられ、他は所定
の埋込み層を備えたシリコンバルクとして用いられる。
これらのプロセスステップの方式は十分に公知であり、
さらに目下のトレンチキャパシタの形成のために、例え
ば埋込みプレート生成、外方拡散、再エッチング/再充
填マルチステップ、カラー側壁酸化、アニールステップ
などのさらなるプロセスステップを多く含んでいる。前
述の処理によって形成されたトレンチキャパシタは、埋
込みストラップ１０を介してアクティブデバイスに接続
されている。このアクティブデバイスはクロス状のトラ
ンジスタアクティブエリア領域（ＡＡ）に形成されてい
る。このＡＡ領域は、浅いトレンチ絶縁（ＳＴＩ）領域
の囲繞によって相互に対抗的に絶縁されている。前述し
た金属層は、反応性イオンエッチング（ＲＩＥ）技法や
ダマシーン（Damascene)技法によって形成されている。
シリコン酸化物層（これは後のゲート酸化物である）が
形成される。その最上段にはＳｉ3Ｎ4層が析出される。
ホウ素のドープされたホスホシリケートガラス（ＢＰＳ
Ｇ）の厚い第３の層が析出される。このＢＰＳＧ層の中
にはホールが、後で形成される全てのゲート９の位置に
エッチングされる。前述したＳｉ3Ｎ4層はエッチングス
トッパとして作用する。ホトレジスト露出は次のように
行われる。すなわちホールの直径が１つの特定サイズｆ
よりも小さく、クワドロポール毎の４つのホールが互い
に接触しないように行われる。ニトリットストリップを
用いて、形成されたホール底部の前記Ｓｉ3Ｎ4層がゲー
ト酸化膜の露出のために除去される。ポリシリコン層
は、ホール直径よりも少ない厚さでホール内に析出され
る。後に残ったＢＰＳＧとＳｉ3Ｎ4層は剥離される。そ
れに続いてポリシリコンからなる小さな円筒状部が生成
されこれがゲートを形成する。このシリコンゲート円筒
状部は、自己調整されたイオン打ち込みステップにてＦ
ＥＴのようなアクティブアクセスデバイスが形成され、
これはメモリセルへのパストランジスタとして用いられ
る。ＢＰＳＧは、シリコンゲート円筒状部の間に析出さ
れ、ＣＭＰプロセスが、さらなるプロセスステップのた
めのプレーナ表面を得るために行われる。
【００１１】次に、第１のワード線レベルゼロ（レベル
ゼロのワード線）１１またはいわゆるゲートコンダクタ
（ＧＣ）スタックは、図４に示されているように、トレ
ンチキャパシタ７の直ぐ上を延在し、クワドロポール毎
の４つのゲートのうち２つの上部に達する拡張部分を有
している（図中ワード線の膨らみによってそのレイアウ
トが示されている）。これらのゲートコンダクタスタッ
クは、先に形成されたシリコンゲート円筒状部へのコン
タクトを有しており、これは一部は前述した拡張部分に
対してのもので、一部はワード線の直線部分に対しての
ものである（図３中は拡張部分は台形形状で示されてお
り、それに対して図４では矩形状に示されている。実際
の形状は使用されるリソグラフィ手法およびそのツール
に依存する）。ゲートコンダクタスタックは、当該ＤＲ
ＡＭにおける共通部分としてポリシリコン、ＷＳｉ2お
よびＳｉ3Ｎ4からなる層を含んでいる。これらのレベル
ゼロのワード線１１またはゲートコンダクタスタック
は、窒化物からなる薄い絶縁性の保護膜によって覆われ
ている。さらに厚い絶縁性の層の析出（典型的にはＢＰ
ＳＧ）によって絶縁充填部とレベルゼロのワード線１１
のカバーが形成される。その後複数のホールがこの絶縁
層内で、残留するゲート９の横方向位置で残留する２つ
のシリコンゲート円筒上部の下方にエッチングされる。
これらはエッチングストッパとして作用する。前述した
薄い保護層の析出のために、調整ゲートスタック１１は
露出されない。形成されたホールは、最初にサード線の
カバに使用されるのと同じような薄い絶縁層で充填さ
れ、その後ワード線スタッド１４をレベルワンのワード
線１２まで形成するポリシリコンで充填される。このワ
ード線レベルワン１２は図４に示されているようにワー
ド線レベルゼロ１１に対して直交するように析出され
る。ワード線レベルワン１２は、導電材料および/また
は非導電材料の異なる層からなっていてもよい。しかし
ながら重要なのはワード線レベルワンをカバーする薄い
保護フィルムである。ＢＰＳＧまたはＴＥＯＳから形成
されるワード線レベルワンの充填とカバーリングのため
の厚い絶縁層のさらなる析出の後では、前述したワード
線レベルゼロ１１のためのステップに類似して、最終的
なエッチングが各クワドロポール構造部の中央にてシリ
コンウエハ表面まで行われる。このエッチングの期間中
は、調整ワード線１１,１２とワード線スタッド１４が
前述したような保護層によって露出から保護される。さ
らに付加的なバイアスが最終エッチングステップのフォ
トレジスト露出期間中に行われてもよい。これはホール
の直径を低減し、先に形成された構造部へのダメージな
しのエッチングを保証する。ホールはビット線スタッド
を形成するポリシリコンで充填されこれはビット線１３
に達する。このビット線１３は最終的に前記２つのレベ
ルのワード線１１および１２の上方で、ワード線レベル
ゼロ１１に平行に延在するように形成される。それに続
いてさらなるワイヤリング構造化プロセス（典型的には
バックエンドオブライン“ＢＥＯＬ”など）が公知の形
態で行われてもよい。
ゼロのワード線）１１またはいわゆるゲートコンダクタ
（ＧＣ）スタックは、図４に示されているように、トレ
ンチキャパシタ７の直ぐ上を延在し、クワドロポール毎
の４つのゲートのうち２つの上部に達する拡張部分を有
している（図中ワード線の膨らみによってそのレイアウ
トが示されている）。これらのゲートコンダクタスタッ
クは、先に形成されたシリコンゲート円筒状部へのコン
タクトを有しており、これは一部は前述した拡張部分に
対してのもので、一部はワード線の直線部分に対しての
ものである（図３中は拡張部分は台形形状で示されてお
り、それに対して図４では矩形状に示されている。実際
の形状は使用されるリソグラフィ手法およびそのツール
に依存する）。ゲートコンダクタスタックは、当該ＤＲ
ＡＭにおける共通部分としてポリシリコン、ＷＳｉ2お
よびＳｉ3Ｎ4からなる層を含んでいる。これらのレベル
ゼロのワード線１１またはゲートコンダクタスタック
は、窒化物からなる薄い絶縁性の保護膜によって覆われ
ている。さらに厚い絶縁性の層の析出（典型的にはＢＰ
ＳＧ）によって絶縁充填部とレベルゼロのワード線１１
のカバーが形成される。その後複数のホールがこの絶縁
層内で、残留するゲート９の横方向位置で残留する２つ
のシリコンゲート円筒上部の下方にエッチングされる。
これらはエッチングストッパとして作用する。前述した
薄い保護層の析出のために、調整ゲートスタック１１は
露出されない。形成されたホールは、最初にサード線の
カバに使用されるのと同じような薄い絶縁層で充填さ
れ、その後ワード線スタッド１４をレベルワンのワード
線１２まで形成するポリシリコンで充填される。このワ
ード線レベルワン１２は図４に示されているようにワー
ド線レベルゼロ１１に対して直交するように析出され
る。ワード線レベルワン１２は、導電材料および/また
は非導電材料の異なる層からなっていてもよい。しかし
ながら重要なのはワード線レベルワンをカバーする薄い
保護フィルムである。ＢＰＳＧまたはＴＥＯＳから形成
されるワード線レベルワンの充填とカバーリングのため
の厚い絶縁層のさらなる析出の後では、前述したワード
線レベルゼロ１１のためのステップに類似して、最終的
なエッチングが各クワドロポール構造部の中央にてシリ
コンウエハ表面まで行われる。このエッチングの期間中
は、調整ワード線１１,１２とワード線スタッド１４が
前述したような保護層によって露出から保護される。さ
らに付加的なバイアスが最終エッチングステップのフォ
トレジスト露出期間中に行われてもよい。これはホール
の直径を低減し、先に形成された構造部へのダメージな
しのエッチングを保証する。ホールはビット線スタッド
を形成するポリシリコンで充填されこれはビット線１３
に達する。このビット線１３は最終的に前記２つのレベ
ルのワード線１１および１２の上方で、ワード線レベル
ゼロ１１に平行に延在するように形成される。それに続
いてさらなるワイヤリング構造化プロセス（典型的には
バックエンドオブライン“ＢＥＯＬ”など）が公知の形
態で行われてもよい。
【００１２】前述した本発明による詳細な説明で用いら
れた実施例およびその変化例は、あくまでも１つの例と
して取り上げたものであって、これは本発明の限定を意
味するものではない。さらに前述した本発明の実施例の
個々の詳細における変更並びに本発明の付加的な実施例
における種々の変更も当業者によっては容易に実施し得
る。そのような変更や付加的実施例も本発明の精神と適
用範囲に含まれるものである。
れた実施例およびその変化例は、あくまでも１つの例と
して取り上げたものであって、これは本発明の限定を意
味するものではない。さらに前述した本発明の実施例の
個々の詳細における変更並びに本発明の付加的な実施例
における種々の変更も当業者によっては容易に実施し得
る。そのような変更や付加的実施例も本発明の精神と適
用範囲に含まれるものである。
【図１】従来形式のメモリセルレイアウトを平面図で示
したものである。
したものである。
【図２】図１によるレイアウトを断面方向から三次元マ
ップで示した図である。
ップで示した図である。
【図３】本発明によるＤＲＡＭレイアウトを平面図で示
した図である。
した図である。
【図４】図３によるレイアウトを断面方向から三次元マ
ップで示した図である。
ップで示した図である。
１ トレンチキャパシタ ２ ドレイン/ソース＆埋込みストラップ ３ ゲート ４ ビット線スタッド＆ドレイン/ソース ５ ワード線 ６ ビット線
Claims (19)
- 【請求項１】 半導体メモリにおいて、 複数の第１のワード線と、複数の第２のワード線が含ま
れており、前記複数の第１のワード線は主として、前記
複数の第２のワード線が主に延在している平面とは異な
る平面内に延在していることを特徴とする、半導体メモ
リ。 - 【請求項２】 複数のキャパシタが含まれており、これ
らのキャパシタは前記複数の第１および第２のワード線
の１つに関連して選択的に接続可能であり、前記キャパ
シタは、トレンチキャパシタ、スタックキャパシタまた
はそれらの組合わせからなっている、請求項１記載の半
導体メモリ。 - 【請求項３】 前記複数の第１のワード線は、前記複数
の第２のワード線に直交的に配置されている、請求項１
記載の半導体メモリ。 - 【請求項４】 前記電界効果トランジスタは、垂直型デ
バイスかまたは水平型デバイスからなっている、請求項
１記載の半導体メモリ。 - 【請求項５】 セル毎に占められている表面領域は、
６.２５ｆ2である、請求項１記載の半導体メモリ。 - 【請求項６】 セルクワドロポールが含まれており、 前記セルクワドロポールは、ビット線スタッドの周辺に
配置された４つのトランジスタゲートを含んでおり、各
セルクワドロポールは４つの電界効果トランジスタと４
つのセルキャパシタを含んでおり、前記各電界効果トラ
ンジスタのドレイン/ソース領域は、ストラップにより
セルキャパシタに関連して接続されていることを特徴と
する半導体メモリ。 - 【請求項７】 前記メモリは、半導体基板に実装されて
おり、前記ストラップは、前記半導体基板内に埋込まれ
ている、請求項６記載の半導体メモリ。 - 【請求項８】 前記メモリは、半導体基板に実装されて
おり、前記電界効果トランジスタは水平型デバイスまた
は垂直型デバイスまたはそれらの組合わせとして製造さ
れる、請求項６記載の半導体メモリ。 - 【請求項９】 さらに複数の第１のワード線と、複数の
第２のワード線が含まれており、前記複数の第１のワー
ド線は、前記複数の第２のワード線が延在している平面
とは異なる平面内で主に延在している、請求項６記載の
半導体メモリ。 - 【請求項１０】 前記複数の第１のワード線は、前記複
数の第２のワード線に対して実質的に垂直に配置されて
いる、請求項９記載の半導体メモリ。 - 【請求項１１】 さらに複数のさらなるビット線が含ま
れており、該さらなる複数のビット線は、前記複数の第
１のワード線と第２のワード線が存在する平面とは異な
る平面に主に延在し、前記複数の第２のワード線に対し
て垂直に配置されている、請求項６記載の半導体メモ
リ。 - 【請求項１２】 前記セルキャパシタは、トレンチキャ
パシタ、スタックキャパシタ、トレンチ/スタックキャ
パシタ、またはこれらの組合わせからなっている、請求
項６記載の半導体メモリ。 - 【請求項１３】 セル毎に占められている表面領域が、
６.２５ｆ2である、請求項６記載の半導体メモリ。 - 【請求項１４】 半導体メモリを製造するための方法に
おいて、 半導体基板上にゲート酸化層を設け、 前記ゲート酸化層上に窒化珪素層を設け、 前記窒化珪素層上にＢＰＳＧ充填層を設け、 前記ＢＰＳＧ充填層内に複数のホールをエッチングし、
前記窒化珪素をエッチングストッパとして用い、 前記ホール内で前記ゲート酸化膜が露出するように窒化
珪素の剥離を行い、 前記複数のホールに、各ホールよりも大幅に薄い厚さで
ポリシリコンを充填することを特徴とする方法。 - 【請求項１５】 さらに金属層を、反応性イオンエッチ
ング技法、ダマシーン技法またはこれらの組合わせから
なるプロセスを用いて形成するステップが含まれてい
る、請求項１４記載の方法。 - 【請求項１６】 複数の第１のワード線と複数の第２の
ワード線が含まれており、前記複数の第１のワード線
は、前記複数の第２のワード線に対して直交的に配置さ
れることを特徴とする、半導体メモリ。 - 【請求項１７】 さらに複数のセルキャパシタが含まれ
ており、該セルキャパシタは前記複数の第１および第２
のワード線の１つに対して選択的に接続可能である、請
求項１６記載の半導体メモリ。 - 【請求項１８】 前記セルキャパシタの各々が、スタッ
クデバイスとして製造されたデバイスの少なくとも一部
をなしている、請求項１７記載の半導体メモリ。 - 【請求項１９】 前記セルキャパシタの各々が、トレン
チデバイスとして製造されたデバイスの少なくとも一部
をなしている、請求項１７記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/163,670 US6188095B1 (en) | 1998-09-30 | 1998-09-30 | 6¼ f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels |
| US09/163670 | 1998-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114496A true JP2000114496A (ja) | 2000-04-21 |
Family
ID=22591060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11280142A Pending JP2000114496A (ja) | 1998-09-30 | 1999-09-30 | ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6188095B1 (ja) |
| EP (1) | EP0991124A3 (ja) |
| JP (1) | JP2000114496A (ja) |
| KR (1) | KR20000023521A (ja) |
| CN (1) | CN1225027C (ja) |
| TW (1) | TW464871B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866710B1 (ko) * | 2002-07-18 | 2008-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 워드라인 형성 방법 |
| CN100440503C (zh) * | 2005-05-17 | 2008-12-03 | 财团法人工业技术研究院 | 多层互补式导线结构及其制造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331733B1 (en) * | 1999-08-10 | 2001-12-18 | Easic Corporation | Semiconductor device |
| US6667502B1 (en) * | 1999-08-31 | 2003-12-23 | Micron Technology, Inc. | Structurally-stabilized capacitors and method of making of same |
| US6570211B1 (en) * | 2002-06-26 | 2003-05-27 | Advanced Micro Devices, Inc. | 2Bit/cell architecture for floating gate flash memory product and associated method |
| US6727540B2 (en) * | 2002-08-23 | 2004-04-27 | International Business Machines Corporation | Structure and method of fabricating embedded DRAM having a vertical device array and a bordered bitline contact |
| KR100539276B1 (ko) | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
| JP2005285971A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 半導体装置 |
| US7501676B2 (en) * | 2005-03-25 | 2009-03-10 | Micron Technology, Inc. | High density semiconductor memory |
| US20080074927A1 (en) * | 2006-09-22 | 2008-03-27 | Franz Hofmann | Memory array having an interconnect and method of manufacture |
| US8310859B2 (en) * | 2008-09-30 | 2012-11-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device having balancing capacitors |
| JP5653001B2 (ja) * | 2009-03-16 | 2015-01-14 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及び半導体装置の補償容量の配置方法 |
| US8872344B2 (en) | 2010-06-09 | 2014-10-28 | Texas Instruments Incorporated | Conductive via structures for routing porosity and low via resistance, and processes of making |
| KR101119038B1 (ko) * | 2011-06-01 | 2012-03-16 | 주식회사 오킨스전자 | 적층구조를 갖는 반도체 패키지 지지장치 |
| US10834611B1 (en) * | 2019-09-05 | 2020-11-10 | International Business Machines Corporation | Network availability notification in predefined travel scenarios |
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| JP2950265B2 (ja) * | 1996-07-30 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置 |
-
1998
- 1998-09-30 US US09/163,670 patent/US6188095B1/en not_active Expired - Lifetime
-
1999
- 1999-08-21 EP EP99116439A patent/EP0991124A3/en not_active Withdrawn
- 1999-09-29 KR KR1019990041695A patent/KR20000023521A/ko not_active Application Discontinuation
- 1999-09-29 TW TW088116719A patent/TW464871B/zh not_active IP Right Cessation
- 1999-09-30 JP JP11280142A patent/JP2000114496A/ja active Pending
- 1999-09-30 CN CNB991208501A patent/CN1225027C/zh not_active Expired - Fee Related
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|---|---|
| CN1267090A (zh) | 2000-09-20 |
| EP0991124A3 (en) | 2005-12-14 |
| US6188095B1 (en) | 2001-02-13 |
| EP0991124A2 (en) | 2000-04-05 |
| KR20000023521A (ko) | 2000-04-25 |
| TW464871B (en) | 2001-11-21 |
| CN1225027C (zh) | 2005-10-26 |
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