TW464871B - 6 1/4 f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels - Google Patents

Description

A7 464871 B7_ 五、發明說明（） 本發明之背景 (請先閱讀背面之注意事項W4寫本頁) 經濟部智慧財產局員工消費合作社印製 DRAM單元尺寸是爲當今所關心的話題，在壓力驅使 下，持續發展更緻密的記憶體。現今設計之字元線及位 元線彼此間垂直交錯，而記憶體胞（m e m 〇 r y c e 11)的排列 則是一對之兩記憶體胞共用一位元線柱，用於與擁有一 位元線之兩記憶體胞相接觸。第1圖顯示一傳統渠溝 (trench)DRAM記憶體胞布局之俯視圖及部分圖示，而第 2圖則爲根據第1圖所顯示的3維（3-dimensional)布局 部分剖視圖。每一對記憶體胞連接兩個溝渠電容器1， 而兩主動存取（active access)係由汲極（源極）及連接。當 金屬線字元線5之第一準位穿過主動存取裝置的上方 時，即形成閘極裝置。位元線柱則連接至各自的位元線 6，BLn*其中η爲穿過一垂直字元線的第二金屬準位之 整數。記憶體胞的大小通常界定在製作記憶體胞最小特 徵尺寸之定義上。一般來說，最小特徵尺寸相當於記憶 體胞閘極的寬度。傳統的DRAM記憶體胞在測量上爲每 單元面積8f2。依照縮尺製圖，如第1圖所示，其中4 個單元被包圍在一 8f乘上4f的區域內。因此，（3 2f2/4 單元）=8f2/元單》譬如說，一具有0.15微米（mi cron)最 小特徵尺寸的DRAM包含每單元0·3μπι_ 0.6#m = 0.18(μπ〇2晶片面積。此提供了一具有兩單元配置在一 方向之長方形方位，每一單元以直立方式排列。一新的 布局是需要的，其將容許一更爲緊密的排列1達到這樣 的程度將以四方形方位存在。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 A7 464871 ___B7____;_ 玥說明（>) 附圖之簡單描沭 第i圖顯示一傳傳統記億體胞布局的俯視圖及部分圇 式； 第2圖爲根據第1圖所顯示三維布局的部分剖視圖： 第3圖顯示本發明之DRam單元布局的俯視圖，其提 供一具有每位元線柱四節點及兩布局字元線準位之6 1/4 f2DRAM單元結構；以及 第4圖顯示使用單元電容器一溝渠電容器之本發明的 配置之三維部分剖視圖。 參考數字及符號已置於前。 本發明之詳細設明 第3圖顯示發明之DRAM單元配置的俯視圖，其提供 一具有每位元線柱四節點（單元）及兩布局字元線準位之 6 l/4f 2 DRAM單元結構。位元線（BL)柱及汲極/源極區1〇 顯示在4個單元的中心，每一單元與一圖示爲圓形俯視 圖橫截面的單元電容器7相連接。汲極/源極鑲埋帶8將 電容器7與各自記憶體胞之汲極/源極相連接。閘極9係 顯示位於相連之汲極/源極區8及10之間，與各自的鑲 埋帶和BL柱一致。四個閘極共用一 BL柱及汲極/源極 區10,此區亦作爲共用之汲極/源極區與四閘極以及字 元線13之連接處。每一四閘極結構將參照爲一單元四 極體，一般以參考數字15顯示。如圖所示，特徵尺寸 將四個單元限制於一 5fx 5f的平面四角形區域。因此每 一單元所占的表面積爲25f2/4= 6.25f2。和上述使用一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I . ：--------裝-------—訂---'1 I ----線 (請先閲讀背面之注意事^寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 464871 B7___ 五、發明說明O ) 0.15微米最小特徵尺寸的例子比較起來，由本發明之配 置所占之〇. 146…（e m)2表面積較小於傳統單元8f2的 0.1 8(〆m)2表面積。此較爲緊密的尺寸亦指出位元線及 字元線方位的些微差異。在此布局上，某些字元線延伸 平行位元線，導體提供到記憶體胞的存取，用於讀和寫 之循環以及再新（refresh)時，資料到單元的進入及輸出， 再新係爲定期地還原單元資料以補償電容器漏電 (leakage)的操作。 第4圖顯示使用單元電容器用作溝渠電容器之本發明 布局的三維部分剖視圖。第4圖的許多元件（字元線及位 元線）係沿著一平面截去，以易於顯示此結構。溝渠電容 器7之圖示只是用來舉例。電容器7欲以堆叠電容器或 些許溝渠及堆疊電容器之組合來選擇其一。金屬準位0 的字元線（稱爲字元線準位0)11，其中在第3圖的兩個 分別以wordline „+1表示（其中η在叔及全文 皆表示整數），與在每一四節點結構15內之兩個閘極連 接，平行金屬準位2內之位元13(其中兩個分別以 ^…^〃及bitline Λ+1表示），其透過通孔（via hole)與各自 位元線柱及汲極/源極下方連接。 在第二金屬準位1(稱爲字元線準位1)上的字元線12 連接每一個四節點結構內15 (或四極體）存留的兩單元， 而通孔（vias)(也稱爲字元線柱14)用來將閘極9與具類 似位元線柱4之柱的金屬1準位內字元線12相連接。 金屬1內字元線12(以WL„+2& WLn+3表示）垂直金屬準位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------- - I II _ - - - - 11'11111 (請先Μ讀背面之注意事^朱寫本頁) 經濟部智慧財產局员工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4648 7 1 A7 B7 五、發明說明（4 ) 〇內字元線11。位元線13可平行（如上述所用）或垂直位 於金屬準位〇內之字元線11。 雖然所示結構透過附帶金屬準位的介紹而提到之額外 製程與比起傳統記憶體結構較複雜，但這並非必需的情 形，位元線製作於金屬準位上亦可使用在傳統記憶體設 計。 前面所述之dram單元結構，如上述圖片所示，可如 下列諸圖所示製作：如圖三內布局所示，由利用深溝渠 蝕刻法（deep trench(DT)etch)、DT 多晶矽塡充（poly-Si fill) 及DT多晶化學機械硏磨法（DT poly chemical-mechanical polishing CMP)等 組成多 數溝渠 電容器 開始， 經由一連串的製程步驟製作矽晶圓。溝渠電容器之塡充 (fill)當作一電極，具某植入層（implanted layer)之砂母 材（bulk)當作其他電極。這些製程步驟係熟知於該等精 硏於本項技術者，而且可包含更進一步的製程，像是鑲 埋平板（buried plate)的設立，外擴散（outdiffusion)，多 步驟再蝕刻及再塡充（multipule-step re-etch and refill) ， 環管側壁氧化（collar-sidewall oxidation) ， 退火 (anneal)步驟等用於溝渠電容器之實際生產。由上述製 程製造之溝渠電容器，經鑲埋帶10與成形在十字型電 晶體主動區（AA)區域內之主動元件（active dev ices)相連 接。此AA區彼此間爲周圍淺層渠溝隔離（shallow trench isolation STI)區所隔離。上述之金屬層可利用反應性離 子蝕刻（reactive ion etch RIE)技術以及利用鑲嵌技術製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------------訂—------- (請先閱讀背面之注^l·35/4寫本頁) 經濟部智慧財產局員工消費合作社印製 4648 7 1 A7 B7 五、發明說明（r ) 作。長成之矽氧化物層後來作爲閘極氧化層。其頂部則 鍍上一薄層。儘可能地鍍上硼磷矽玻璃（boron-doped phosp ho- silicate glass BPSG)作爲第三較厚層。內通此 BPSG層之孔係蝕刻所有閘極9位置，其將於稍後製作= 之前所沈積Si3N4層作爲蝕刻阻障（etch stop)。光阻的曝 光則在孔直徑稍小於一個特徵尺寸f下施行，而且每一 四極體之四個孔不會彼此接觸。在製作孔底部之Si 3N4 以硝酸鹽剝除（nitrite strip)除去係爲了曝露出閛極氧化 層。然後再將多晶矽沈積入孔內，其沈積厚度較孔直徑 小。除去殘留之BPSG及Si3N4。因此，來自多晶矽之 小圓柱體（cylinder)製成閘極。因爲有這些矽閘極圓柱體 (Si-gate-cylinder)在場，接下來之自行對準離子植入步 驟即可用來建立諸如場效電晶體（field effect transistors FETS)之主動存取元件，其作用爲將電晶體傳遞至記憶 體胞。BPSG沈積於矽閘極圓柱體之間，而施行CMP製 程是爲了得到一平坦表面，以用於下一製程步驟。 其次，此第一字元線準位零（字元線準位〇) 1 1或所謂 的閘柱導電（GC)堆疊層乃如第4圖所示，橫越沈積在溝 渠電容器的上方，在每一四極體四個閘極當中的兩個頂 部具有分支（extensions)(—具有擺動形（wig)字元線之布 局亦可見到）。這些GC堆疊層能接觸到前面所敘述製作 之矽閘極圓柱體，部分是由於前所提到之分支。（第3圖 顯示的是梯形分支，而第4圖所顯示則爲四邊形，實際 形狀視施用微影之技術及工具）GC堆叠層包含來自多晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — —— — —---裝----！訂丨—.！1線 (請先閱讀背面之注意事^&寫本頁) 464871 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（k ) 矽，如同一般製作DRAMS之Wsi2層及Si3N4層。這些 準位零字元線11或GC堆疊層被覆一可含有氮化物之薄 隔離保護層。此外再鍍上一層厚隔離層，一般爲BPSG， 產生一隔離塡充物並被覆準位零字元線11。 其次•將孔蝕刻入位於保留閘極9側邊隔離層內，下 達作爲蝕刻阻障（etch stop)之兩矽閘極圓柱體。由於上 述之沈積薄保護層，使得鄰接之閘極堆疊層11沒有曝 露出來。製作之孔首先塡充類似用於被覆字元線之薄保 護層，然後再塡入多晶矽，製作上達字元線準位一 12 之字元線柱14,其沈積係如第4圖所示垂直字元線準位 零H。字元線準位一 12可再含有一不同之導電層及或 非導電層材料。然而重要的是再將一薄保護層被覆於字 元線準位1。再更進一步沈積由BPSG或TEOS製成的厚 隔離層之後，塡充及被覆字元線準位一 1 2利用類似前 所描述用於字元線準位零11之步驟，在每一四極體結 構中心下達矽晶圓表面處施以一最終蝕刻（final etch)。 在此蝕刻過程中，鄰接之字元線Π，12及字元線柱由於 上述保護層所保護而免於曝露。而且在最後蝕刻步驟之 光阻曝光過程中的額外偏向（additional biasing)可用於 減少孔直徑及確保蝕刻不至於損壞前所製作的結構。將 孔塡充多晶矽，形成上達位元線1 3之位元線柱，其完 成製作位在上述字元線H，12之兩準位間，平行字元線 準位零11。更進一步導線（wiring)結構製程可施以著名 典型之線之反向端（BEOL)製程。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I*— III — —— — — — 1111111 « — — — — — — — I <請先閱讀背面之注fJp,:k寫本頁) £487^ £487^ 經濟部智慧財產局貝工消費合作社印製 A7 __B7 五、發明說明（7 ) 雖然本發明在此已參考最佳實施例及某些描述另一作 詳細的敘述。但需瞭解到，此描述僅透過舉例，不應以 一限制性涵意作爲推斷。更需瞭解到，本發明實施例及 額外實施例之細節，明顯的可參考此描述，由一般精硏 於此藝者作許多改變。其皆在如下列本發明申請專利範 圍之精神及實際範疇內。 符號說明 1…溝渠電容器 2…汲極/源極及鑲埋帶 3…閘極 4…位元線柱及鑲埋帶 5…字元線 6…位元線 7…溝渠電容器 8…汲極/源極及鑲埋帶 9…閘極 10…位元線柱及汲極/源極 11…字元線準位〇 12…字元線準位1 1 3…位元線 14…字元線柱 15…單元-四極體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I--------------裝--------訂---.------線 <請先閱讀背面之注意事項寫本頁)

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體記憶體，包含： 第一複數之字元線及第二複數之字元線，該第一多數 字元線主要延伸於相異於第二複數字元線所主要延伸之 平面的平面。 2. 如申請專利範圍第1項之半導體記憶體，尙包含複數 之電容器，可選擇性地與該第一及第二複數字元線連 結*該電容器由溝渠電容器、堆疊電容器或這兩種組 合所組成。 3. 如申請專利範圍第1項之半導體記憶體，其中該第— 複數字元線正交於該第二複數字元線。 4. 如申請專利範圍第1項之半導體記憶體，其中該場交 電晶體由垂直或平行元件所組成。 5. 如申請專利範圍第1項之半導體記憶體，其中每一胞 所占據的表面積爲6.25f2 » 6. —種半導體記憶體，包括由配置在字元線柱周圍之四 個電晶體閘極所組成之單元四極體，每一單元四極體 包含四個場效電晶體及四個單元電晶體，每一場效電 晶體的汲極/源極區域經由帶聯結至有關之單元電晶 sm n 體p 7. 如申請專利範圍第6項之半導體記憶體，其中該記憶 體施用在半導體基質內，而該帶則鑲埋入該半導體基 質內。 8. 如申請專利範圍第6項之半導體記憶體，其中該記憶 體施用在半導體基質內，而場效電晶體則製作爲平行 -1 〇- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------- - «14 — — — — — <請先閱讀背面之注意事产丨、填寫本頁) 則880808 464871 六、申請專利範圍 或垂直元件，或者是兩者之組合。 (請先閱讀背面之注意事夢.1填寫本頁) 9 如申請專利範圍第6項之半導體記憶體，尙包含第一 複數之字元線及第二複數之字元線，該第一複數字元 線主要延伸於相異於該第二複數字元線主要延伸之平 面。 10.如申請專利範圍第6項之半導體記憶體，其中該第 —複數之字元線實質地垂直於該第二複數之字元線》 1 1.如申請專利範圍第6項之半導體記憶體，尙包含主 要延伸平面相異於該第一及第二複數字元線所置之平 面且其配置正交於該第二複數字元線之位元線。 12.如申請專利範圍第6項之半導體記憶體，其中該單 胞電容器係由溝渠電容器、堆疊電容器、溝渠\堆疊電 容器或這些型式組合之一所組成。 1 3 .如申請專利範圍第6項之半導體記憶體，其中每一 單胞所占的表面積爲6.25f2。 14· 一種製作半導體記憶體的方法，包含： 置一層閘極氧化物層於一半導體基質上； 置一層矽氮化物層於該閘極氧化物層上； 置一層BPSG塡充層於該矽氮化物層上； 經濟部智慧財產局員工消費合作社印焚 食虫刻些許孔入該BPSG塡充層內，該砂氣化物作爲蝕 刻阻斷處： 於該等複數孔內充塡以多晶矽，其厚度實質地小於每 一孑L 〇 15.如申請專利範圍第14項之製作半導體記慎體的方 本紙張尺度適用中國國家標準<CNS>A4規格（21〇x297公釐） A8B8C8D8 六、申請專利範圍 法，尙包含以反應離子蝕刻技術，鑲嵌技術或這些技 術所組合之製程來製作金屬層的步驟。 16. —種半導體記憶體，包含第一複數字元線及第二複 數字元線，該第一複數字元線配置正交於該第二複數 字元線。 17. 如申請專利範圍第16項之半導體記憶體1尙包含若 干單胞電容器，其可選擇性地與該第一及第二複數字 元線連結。 18. 如申請專利範圍第17項之半導體記憶體，其中各該 單胞電容器形成製作爲堆疊元件之部分元件。 19. 如申請專利範圍第17項之半導體記憶體，其中各一 該單胞電容器至少髟成製作爲溝渠元件之部分元件° ---.----------裝--------訂·一 I------線 (請先閱讀背面之注意事％:填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國囷家標準（CNS>A4規格（210 x 297公釐）