KR101364780B1 - Ｕ-형상의 트랜지스터 및 대응하는 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 장치를 형성하는 방법이 기판(110)의 제1 영역(308)에서 복수의 깊은 트렌치들(400) 및 복수의 얕은 트렌치들(404)을 형성하는 단계를 포함한다. 상기 얕은 트렌치들(404) 중 적어도 하나는 2개의 깊은 트렌치들(400) 사이에 위치한다. 상기 복수의 얕은 트렌치들(404) 및 상기 복수의 깊은 트렌치들(400)은 서로 평행이다. 상기 방법은 상기 기판(110)의 상기 제1 영역(308) 및 제2 영역(310) 위에 도전성 재료(454)의 층을 퇴적하는 단계를 더 포함한다. 상기 방법은 상기 도전성 재료(545)의 층을 에칭하여 상기 기판의 상기 제1 영역(308) 위에 복수의 갭들에 의해 분리된 복수의 라인들(470), 및 상기 기판(110)의 상기 제2 영역(310) 위에 복수의 능동 디바이스 소자들(460)을 정의하는 단계를 더 포함한다. 상기 방법은 상기 기판(110)의 상기 제2 영역(310)을 마스킹하는 단계를 더 포함한다. 상기 방법은 상기 기판(110)의 상기 제1 영역(308)으로부터 상기 복수의 라인들(470)을 제거함으로써, 상기 복수의 라인들(470)이 제거된 복수의 노출 영역들(476)을 생성하는 단계를 더 포함한다. 상기 방법은 상기 기판(110)의 상기 제2 영역(310)이 마스킹되어 있는 동안 상기 복수의 노출 영역들(476)에서 복수의 가늘고 긴 트렌치들(476)을 에칭하는 단계를 더 포함한다.
반도체, 트랜지스터, 수직 게이트, 트렌치, 도전성 재료

Description

Ｕ-형상의 트랜지스터 및 대응하는 제조 방법{U-SHAPED TRANSISTOR AND CORRESPONDING MANUFACTURING METHOD}
[관련 출원]
이 출원은 미국 특허 출원 10/933,062(2004년 9월 1일 출원; 대리인 사건 번호 MICRON.299A; 마이크론 사건 번호 2004-0398.00/US), 미국 특허 출원 10/934,778(2004년 9월 2일 출원; 대리인 사건 번호 MICRON.294A; 마이크론 사건 번호 2003-1446.00/US), 미국 특허 출원 10/855,429(2004년 5월 26일 출원; 대리인 사건 번호 MICRON.346A; 마이크론 사건 번호 2003-1350.00/US), 미국 특허 출원 11/201,824(2005년 8월 10일 출원; 대리인 사건 번호 MICRON.346DV1; 마이크론 사건 번호 2003-1350.01/US), 및 미국 특허 출원 11/367,020(2006년 3월 2일 출원; 대리인 사건 번호 MICRON.340A; 마이크론 사건 번호 2005-0640.00/US)과 관련이 있다. 이들 관련 출원들 각각의 전체 개시 내용이 본 명세서에 참고로 통합된다.
본 발명은 일반적으로 반도체 구조를 형성하는 방법에 관한 것으로, 수직 트랜지스터 디바이스를 형성하는 방법에 관한 것이다.
집적 회로 설계자들이 보다 고속의 그리고 보다 소형의 집적 회로를 만드는 한 가지 방법은 집적 회로를 구성하는 개별 소자들 간의 분리 거리를 감소시키는 것이다. 기판을 가로질러 회로 소자들의 밀도를 증가시키는 이 프로세스는 통상적으로 디바이스 집적의 레벨을 증대시키는 것이라고 불린다. 보다 높은 집적 레벨을 갖는 집적 회로들을 설계하는 중에, 개선된 디바이스 구조들 및 제조 방법들이 개발되었다.
일반적인 집적 회로 소자의 일례는 트랜지스터이다. 트랜지스터들은 메모리 디바이스 및 프로세서를 포함하는 많은 다양한 타입의 집적 회로들에서 이용된다. 통상적인 트랜지스터는 기판 표면에 형성된 소스, 드레인, 및 게이트를 포함한다. 근래에, 보다 적은 기판 "실면적(real estate)"을 소비하고, 따라서 디바이스 집적의 레벨의 증대를 용이하게 하는 수직 트랜지스터 구조들이 개발되었다. 수직 트랜지스터 구조의 예들은 미국 특허 출원 10/933,062(2004년 9월 1일 출원; 대리인 사건 번호 MICRON.299A; 마이크론 사건 번호 2004-0398.00/US)에 개시되어 있고, 그의 전체 개시 내용이 본 명세서에 참고로 통합된다. 이들 개선된 트랜지스터 구조들은 보다 작고 보다 고밀도로 채워질 수 있지만, 그것들은 또한 종종 상당히 더 복잡한 제조 프로세스들을 수반하므로 제조 시간 및 비용을 증가시킨다. 고밀도 수직 트랜지스터들이 트랜지스터 어레이에 인접하여 위치하는 논리 회로와 동일 기판 상에 어레이로 형성되는 경우 제조 복잡도는 한층 더 증가된다. 특히, 종래의 제조 기법들은 디바이스 어레이 영역 내 및 디바이스 주변 영역 내의 피처(feature)들을 독립적으로 정의하기 위해 개별 마스크들을 이용한다. 그 이유는 이들 두 영역들의 디바이스들을 정의하기 위해 상이한 프로세스 공정들 및 재료들이 이용되기 때문이다.
다이내믹 랜덤 액세스 메모리("DRAM") 디바이스 등의 종래의 반도체 기반 전자 저장 디바이스들은 메모리 셀들로 그룹화되는 다수의 트랜지스터 및 커패시터 소자들을 포함한다. DRAM 디바이스를 구성하는 메모리 셀들은 종종 수백만은 아니더라도 수천의 개별 메모리 셀들을 포함하는 보다 큰 메모리 어레이들로 배열된다. 그러므로, 수직 트랜지스터 구조와 같은 고밀도로 채워진 집적 회로 소자들을 형성하기 위해 이용되는 프로세스들의 복잡도를 감소시키려는 노력이 지속되고 있다.
[발명의 간략 개요]
본 발명의 일 실시예에 따르면, 메모리 디바이스들의 어레이를 형성하는 방법이 기판의 제1 영역에서 복수의 깊은 트렌치(trench)들 및 복수의 얕은 트렌치들을 형성하는 단계를 포함한다. 상기 얕은 트렌치들 중 적어도 하나는 2개의 깊은 트렌치들 사이에 위치한다. 상기 복수의 얕은 트렌치들 및 상기 복수의 깊은 트렌치들은 서로 평행이다. 상기 방법은 상기 기판의 상기 제1 영역 및 제2 영역 위에 도전성 재료의 층을 퇴적(deposit)하는 단계를 더 포함한다. 상기 방법은 상기 도전성 재료의 층을 에칭하여 상기 기판의 상기 제1 영역 위에 복수의 갭(gap)들에 의해 분리된 복수의 라인들, 및 상기 기판의 상기 제2 영역 위에 복수의 능동 디바이스 소자들을 정의하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제2 영역을 마스킹하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제1 영역으로부터 상기 복수의 라인들을 제거함으로써, 상기 복수의 라인들이 제거된 복수의 노출 영역들을 생성하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제2 영역이 마스킹되어 있는 동안 상기 복수의 노출 영역들에서 복수의 가늘고 긴(elongate) 트렌치들을 에칭하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따르면, 장치가 어레이 부분 및 로직 부분을 갖는 반도체 기판을 포함한다. 상기 장치는 상기 기판 어레이 부분에 형성된 적어도 하나의 U-형상의 반도체 구조를 더 포함한다. 상기 반도체 구조는 제1 기둥(pillar) 위에 위치하는 제1 소스/드레인 영역, 제2 기둥 위에 위치하는 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들을 연결하는 U-형상의 채널을 포함한다. 상기 U-형상의 채널은 상기 반도체 기판과 접촉한다. 상기 장치는 상기 기판 로직 부분 위에 형성된 적어도 하나의 트랜지스터 디바이스를 더 포함하고, 상기 트랜지스터 디바이스는 게이트 유전층 및 게이트 재료를 포함한다. 상기 게이트 유전층은 상기 제1 및 제2 소스/드레인 영역들에 대하여 융기(elevate)되어 있다.
본 발명의 또 다른 실시예에 따르면, 메모리 디바이스가 어레이 부분 및 로직 부분을 갖는 기판을 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 어레이 부분에 형성되어 있는 복수의 U-형상의 반도체 구조들을 더 포함한다. 상기 U-형상의 반도체 구조들은 중간 깊이(intermediate-depth) 트렌치들의 패턴에 의해 교차되는 교호하는 깊은 트렌치들 및 얕은 트렌치들의 패턴에 의해 정의된다. 상기 메모리 디바이스는 상기 기판의 상기 로직 부분 위에 형성된 복수의 트랜지스터 디바이스들을 더 포함한다. 상기 트랜지스터 디바이스들은 게이트 산화물층, 언캡(uncapped) 게이트 층, 및 측벽 스페이서 구조를 포함한다.
본 발명의 또 다른 실시예에 따르면, 방법이 기판 어레이 영역에서 복수의 얕은 트렌치들 및 복수의 깊은 트렌치들을 패터닝하는 단계를 포함한다. 상기 방 법은 상기 기판 어레이 영역에서 복수의 중간 깊이 트렌치들을 패터닝하는 단계를 더 포함한다. 상기 중간 깊이 트렌치들은 상기 얕은 트렌치들 및 상기 깊은 트렌치들과 교차한다. 상기 중간 깊이 트렌치들, 얕은 트렌치들 및 깊은 트렌치들은 상기 기판 어레이 영역에서 복수의 U-형상의 트랜지스터 구조들을 정의한다. 상기 복수의 중간 깊이 트렌치들은 포토리소그래피 마스크에 의해 정의된다. 상기 방법은 기판 로직 영역에서 복수의 평면(planar) 트랜지스터 구조들을 패터닝하는 단계를 더 포함한다. 상기 복수의 평면 트랜지스터 구조들은 상기 포토리소그래피 마스크에 의해 정의된다.
본 발명의 또 다른 실시예에 따르면, 방법이 제1 포토리소그래피 마스크를 이용하여 반도체 기판의 어레이 부분에 제1 복수의 반도체 구조들을 패터닝하는 단계를 포함한다. 상기 방법은 제2 포토리소그래피 마스크를 이용하여 반도체 기판의 로직 부분에 제2 복수의 반도체 구조들을 패터닝하는 단계를 더 포함한다. 상기 방법은 상기 제2 포토리소그래피 마스크를 이용하여 상기 제1 복수의 반도체 구조들 위에 희생층(sacrificial layer)을 패터닝하는 단계를 더 포함한다. 상기 희생층은 상기 제2 복수의 반도체 구조들과 동시에 패터닝된다.
본 발명의 또 다른 실시예에 따르면, 방법이 제1 영역 및 제2 영역을 갖는 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 상기 기판 제1 및 제2 영역들 위에 도전층을 퇴적하는 단계를 더 포함한다. 상기 방법은 상기 기판 제1 및 제2 영역들 위에 퇴적된 상기 도전층을 패터닝하는 단계를 더 포함한다. 상기 방법은 상기 패터닝된 도전층을 이용하여 상기 기판 제2 영역 위에 평면 트랜지스터 구조를 형성하는 단계를 더 포함한다. 상기 방법은 상기 기판 제1 영역에서의 마스킹 프로세스에서 상기 패터닝된 도전층을 이용하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 따르면, 부분적으로 형성된 집적 회로가 제1 재료를 포함하고 기판의 제1 부분에 형성된 제1 복수의 피처들을 포함한다. 상기 제1 복수의 피처들은 제1 간격만큼 서로 분리된다. 상기 부분적으로 형성된 집적 회로는 제2 재료를 포함하고 상기 기판의 제2 부분에 형성된 제2 복수의 피처들을 더 포함한다. 상기 제1 복수의 피처들 및 상기 제2 복수의 피처들은 동시에 형성된다. 상기 제1 재료는 상기 제2 재료와 동일하다. 상기 부분적으로 형성된 집적 회로는 상기 제1 복수의 피처들 중 선택된 2개의 피처들 사이에 위치하고 그 2개의 피처들과 접촉하는 갭 충전 구조(gap fill structure)를 더 포함한다. 상기 부분적으로 형성된 집적 회로는 상기 제2 복수의 피처들에 인접하여 위치하는 복수의 측벽 스페이서들을 더 포함한다. 인접한 측벽 스페이서들은 분리 영역에 의해 서로 분리된다. 상기 복수의 측벽 스페이서들 및 상기 갭 충전 구조는 동일한 재료를 포함한다.
본 발명의 또 다른 실시예에 따르면, 메모리 디바이스가 어레이 부분 및 로직 부분을 갖는 기판을 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 어레이 부분에 리세스(recess)되어 있는 복수의 반도체 구조들을 더 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 로직 부분 위에 형성된 복수의 트랜지스터 디바이스들을 더 포함한다. 상기 트랜지스터 디바이스들은 게이트 산화물층, 언캡 게이트 층, 및 측벽 스페이서 구조를 포함한다. 상기 트랜지스터 디바이스들은 상 기 복수의 반도체 구조들의 아래에 있는 층에 형성된다.
단지 예시를 위한 첨부 도면들에는 여기에 개시된 트랜지스터 구조들의 예시적인 실시예들이 도시되어 있다. 도면들은 다음의 도들을 포함하고, 이 도들에서 유사한 번호들은 유사한 부분들을 나타낸다.
도 1은 트랜지스터들의 어레이를 형성하는 데 이용 가능한 부분적으로 형성된 반도체 디바이스의 사시도를 도시한다.
도 2는 도 1의 부분적으로 형성된 반도체 디바이스에 있어서 추가의 반도체 가공 층들의 형성 후의 yz 평면에서의 단면도를 도시한다.
도 3은 도 1의 부분적으로 형성된 반도체 장치에 적용될 포토 마스크의 예시적인 실시예의 부분 상면도를 도시한다.
도 4는 도 2의 부분적으로 형성된 반도체 디바이스에 있어서 하드(hard) 마스크 층을 형성하기 위해 도 3의 포토 마스크가 적용되어 전사된 후의 yz 평면에서의 단면도를 도시한다.
도 5는 도 4의 부분적으로 형성된 반도체 디바이스에 있어서 그 위에 스페이스 재료의 층을 블랭킷 퇴적(blanket deposit)한 후의 yz 평면에서의 단면도를 도시한다.
도 6은 도 5의 부분적으로 형성된 반도체 디바이스에 있어서 스페이서 재료의 방향성 에칭(directional etch)을 수행한 후의 yz 평면에서의 단면도를 도시한다.
도 7은 도 6의 부분적으로 형성된 반도체 디바이스에 있어서 기판 내에 복수의 깊은 트렌치들을 에칭한 후의 yz 평면에서의 단면도를 도시한다.
도 8은 도 7의 부분적으로 형성된 반도체 디바이스에 있어서 상기 깊은 트렌치들을 유전 재료로 채우고 상기 디바이스에 실질적으로 평탄한 표면을 제공한 후의 yz 평면에서의 단면도를 도시한다.
도 9는 도 8의 부분적으로 형성된 반도체 디바이스에 있어서 그 위에 하드 마스크 층을 패티닝한 후의 yz 평면에서의 단면도를 도시한다.
도 10은 도 9의 부분적으로 형성된 반도체 디바이스에 있어서 상기 패터닝된 하드 마스크 층의 수직 측면들 상에 복수의 스페이서들을 형성한 후의 yz 평면에서의 단면도를 도시한다.
도 11은 도 10의 부분적으로 형성된 반도체 디바이스에 있어서 기판 내에 복수의 얕은 트렌치들을 에칭한 후의 yz 평면에서의 단면도를 도시한다.
도 12는 도 11의 부분적으로 형성된 반도체 디바이스에 있어서 상기 얕은 트렌치들을 유전 재료로 채우고 상기 디바이스에 실질적으로 평탄한 표면을 제공한 후의 yz 평면에서의 단면도를 도시한다.
도 13은 도 12의 부분적으로 형성된 반도체 디바이스의 xy 평면에서의 톱-다운 뷰(top-down view)를 도시한다.
도 14는 도 12의 부분적으로 형성된 반도체 디바이스에 있어서 나머지 마스킹 층들을 제거한 후의 yz 평면에서의 단면도를 도시한다.
도 15는 도 14의 부분적으로 형성된 반도체 디바이스에 있어서 그 위에 게이 트 스택 층들을 퇴적한 후에 라인 15-15를 따라 절취한 xz 평면에서의 단면도를 도시한다.
도 16은 도 15의 부분적으로 형성된 반도체 디바이스에 있어서 주변 영역에서 능동 디바이스들 및 어레이 영역에서 라인들을 패터닝한 후의 xz 평면에서의 단면도를 도시한다.
도 17은 도 16의 부분적으로 형성된 반도체 디바이스에 있어서 상기 주변 영역 능동 디바이스들 주위에 및 상기 어레이 영역 라인들 사이에 스페이서 재료를 형성한 후의 xz 평면에서의 단면도를 도시한다.
도 18은 도 17의 부분적으로 형성된 반도체 디바이스에 있어서 디바이스 주변 영역을 마스킹하고 상기 디바이스의 마스킹되지 않은 어레이 부분들로부터게이트 스택 층들을 에칭한 후의 xz 평면에서의 단면도를 도시한다.
도 19는 도 18의 부분적으로 형성된 반도체 디바이스에 있어서 등방성 에칭(isotropic etch)을 이용하여 잔존하는 스페이서 재료를 축소(shrink)시킨 후의 xz 평면에서의 단면도를 도시한다.
도 20은 도 19의 부분적으로 형성된 반도체 디바이스에 있어서 도 14에 도시된 구조 내에 중간 트렌치들의 패턴을 에칭한 후의 xz 평면에서의 단면도를 도시한다.
도 21은 도 20의 부분적으로 형성된 반도체 디바이스에 있어서 상기 어레이 영역으로부터 잔존하는 스페이서 재료를 제거하고, 상기 중간 트렌치들을 유전체로 채우고(lining), 상기 중간 트렌치들에 게이트 재료의 측벽 스페이서들을 형성한 후의 xz 평면에서의 단면도를 도시한다.
도 22는 도 21의 부분적으로 형성된 반도체 디바이스의 일부의 사시도를 도시한다.
도 23은 위에 배치된 커패시터 및 비트 라인을 포함하는, 도 22의 부분적으로 형성된 반도체 디바이스를 포함하는 하나의 트랜지스터의 사시도를 도시한다.
도 24는 다결정(polycrystalline) 게이트 스택들 상에 실리사이드 영역을 생성하기 위해 자기 정렬 실리사이드화(self-aligned silicidation) 프로세스가 이용되는 실시예에서의 부분적으로 형성된 반도체 디바이스의 xz 평면에서의 단면도를 도시한다.
도 25는 도 8의 부분적으로 형성된 반도체 디바이스에 있어서 어레이 영역에서 질화물 층을 에칭한 후의 yz 평면에서의 단면도를 도시한다.
도 26은 도 25의 부분적으로 형성된 반도체 디바이스에 있어서 돌출하는 스핀-온-유전 재료(protruding spin-on-dielectric material) 주위에 질화물 스페이서들을 형성한 후의 yz 평면에서의 단면도를 도시한다.
도 27은 비트 라인들 및 워드 라인들의 어레이에 대한 메모리 셀의 위치를 도시하는 메모리 디바이스의 개략 평면도이다.
본 명세서에서는 수직 트랜지스터 구조에 대한 개선된 제조 기법들이 개시된다. 위에서 개시된 바와 같이, 수직 트랜지스터 구조는 유리하게도 디바이스 집적의 레벨 증대를 가능하게 한다. 본 명세서에서 개시되는 제조 기법들은 유리하게도 (a) 종래의 제조 기법들에 비하여 보다 적은 수의 마스킹 프로세스, 및/또는 정렬시키기가 보다 용이한 마스킹 프로세스들을 이용한다. 예를 들면, 본 명세서에서 개시된 실시예들 중 소정의 실시예는 유리하게도 단일 마스크를 이용하여 주변 영역에서 능동 디바이스들을 형성하고 어레이 영역에서 피처들(예를 들면, 트랜지스터의 행들을 분리시키는 중간 트렌치들)을 패터닝하는 것을 가능하게 한다. 또한, 본 명세서에서 개시된 수직 트랜지스터의 소정의 실시예들은, 소스 및 드레인 영역들을 연결하는 채널이 밑에 있는(underlying) 기판에 바로 연결되는, U-형상의 구성을 갖는다. 이것은 유리하게도 종래의 수직 기둥 트랜지스터에서 일반적인 플로팅 바디 효과(floating body effects)를 감소시키거나 제거한다.
본 명세서에서 개시된 U-형상의 수직 트랜지스터 구성은 종래의 평면 트랜지스터에 비하여 몇 가지 이점들을 제공한다. 본 명세서에서 개시된 U-형상의 수직 트랜지스터 구성은, 보다 적은 기판 "실면적"을 소비하는 것 외에도, 제조 동안에 연속적인 행들 및 열들을 형성함으로써, 디바이스의 구조적 안정성을 향상시킨다. 본 명세서에서 개시된 제조 기법들의 소정의 실시예들은 또한 유리하게도 메모리 어레이를 제조하기 위해 채용되는 마스킹 프로세스들을 수행하기 위해 단순화된 레티클 세트(reticle set)를 이용하는 것을 허용한다. 구체적으로, 그러한 어레이를 제조하기 위해 이용되는 레티클 세트의 일 실시예는 평행의 라인들 및 공간들을 포함함으로써, 마스킹 프로세스들의 프린팅 및 정렬을 용이하게 한다.
본 명세서에서 개시된 기법들은 매우 다양한 여러 가지 치수들을 갖는 트랜지스터 구조들을 형성하는 데 이용될 수 있다. 소정의 실시예들에서는, 어레이 영역에서 상대적으로 보다 작은 디바이스들을 형성하기 위해 피치 더블링(pitch doubling) 기법들이 이용되고, 주변 영역에서 상대적으로 보다 큰 디바이스들을 형성하기 위해 종래의 포토리소그래피 기법들이 이용된다. 예를 들면, 일 실시예에서 어레이 영역에는 ½F와 ¾F 사이의 피처 사이즈를 갖는 구조들이 형성되는 반면, 주변 영역에는 F 이상의 피처 사이즈를 갖는 구조들이 형성된다. 여기서, F는 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈(minimum resolvable feature size)이다. 피치 더블링 기법들에 관한 추가 정보는 미국 특허 출원 10/934,778(2004년 9월 2일 출원; 대리인 사건 번호 MICRON.294A; 마이크론 사건 번호 2003-1446.00/US)에서 제공되고, 그의 전체 개시 내용이 본 명세서에 참고로 통합된다.
도 1은 트랜지스터 어레이가 형성될 부분적으로 형성된 반도체 디바이스(100)의 사시도이다. 일 실시예에서, 이 디바이스(100)는 DRAM 셀들의 어레이 등의 메모리 어레이를 포함하지만, 다른 실시예들에서 이 디바이스(100)는 스태틱 메모리 셀, 다이내믹 메모리 셀, EDO(extended data out)("EDO") 메모리 셀, EDO DRAM, EEPROM(electrically erasable programmable read only memory) 셀, SDRAM(synchronous dynamic random access memory) 셀, DDR(double data rate) SDRAM 셀, SLDRAM(synchronous link dynamic random access memory) 셀, VDRAM(video dynamic random access memory) 셀, RDRAM® 셀, SRAM(static random access memory) 셀, PCRAM(phase change or programmable conductor random access memory) 셀, MRAM(magnetic random access memory) 셀, 플래시 메모리 셀 등의, 다른 타입의 메모리 셀들의 어레이를 포함할 수 있다.
디바이스(100)는 반도체 기판(110)을 포함하고, 이 반도체 기판은 매우 다양한 적합한 반도체 재료들 중 하나 이상을 포함한다. 변형된 실시예들에서, 반도체 기판(110)은, 도핑된 실리콘 플랫폼 등의, 그 위에 제조된 반도체 구조들을 포함한다. 도시된 반도체 기판(110)은 도시된 실시예에서 진성으로 도핑된(intrinsically doped) 단결정 실리콘 웨이퍼를 포함하지만, 다른 실시예들에서 반도체 기판(110)은 선택에 따라 반도체 디바이스들의 다른 활성 또는 동작 가능한 부분들을 포함하는 다른 형태의 반도체 층들을 포함한다.
선택에 따라, 기판(100) 상에 에피택셜 층(104)이 성장된다. 에피택셜 층(104)은 기판(110)의 결정 구조를 연장하는 에피택셜 성장 프로세스에 의해 기판(110) 상에 성장된 반도체 층(예를 들면, 실리콘을 포함함)이다. 에피택셜 층(104)은 바람직하게는 약 2 ㎛와 약 6 ㎛ 사이, 및 더 바람직하게는 약 3 ㎛와 약 5 ㎛ 사이의 두께를 갖는다. 본 명세서에서 설명된 후속 에칭 공정들 전에 기판(110) 상에 에피택셜 층(104)이 성장되는 실시예들에서, 에피택셜 층(104)은 기판(110)의 일부로 간주된다.
소정의 실시예들에서, 에피택셜 층(104)은 기판(110)의 도전형과는 반대인 도전형으로 고농도로 도핑됨으로써, 에피택셜 층(104)이 그 위에 형성된 트랜지스터들에 대한 활성 영역으로 작용하는 것을 가능하게 한다. 이에 대해서는 본 명세서에서 개시된 최종 구조들로부터 가장 잘 이해될 것이다. 하나의 구성에서, 도핑된 주입 영역들은 고농도로 도핑된 p+ 영역 아래에 위치하는 저농도로 도핑된 p- 영역을 포함한다.
도 2는 도 1의 디바이스에 있어서 기판(110) 위에 추가의 층들의 퇴적 후의 yz 평면에서의 단면도를 도시한다. 도시된 바와 같이, 반도체 디바이스(100)는 기판(110) 및 선택에 따른 에피택셜 층(104) 위에 형성된 산화물층(210)을 더 포함한다. 예시적인 실시예에서, 산화물층(210)은 기판(110) 및 실리콘 질화물을 포함하는 재료에 대하여 선택적으로 에칭 가능하다. 일 실시예에서, 산화물층(210)은 실리콘 이산화물을 포함하고 바람직하게는 약 100 Å과 500 Å 사이, 및 더 바람직하게는 약 200 Å과 300 Å 사이의 두께를 갖는다. 예를 들면, 일 실시예에서, 산화물층(210)은 대략 200 Å의 두께를 갖는 패드(pad) 산화물층이다. 산화물층(210)은 화학 기상 증착("CVD") 또는 물리 기상 증착("PVD") 등의 적합한 증착 프로세스를 이용하여 퇴적되거나, 또는 밑에 있는 기판의 산화에 의해 성장된다.
계속 도 2를 참조하면, 반도체 장치(100)는 산화물층(210) 위에 형성된, 도시된 질화물층(211) 등의 층을 더 포함한다. 일 실시예에서, 질화물층(211)은 실리콘 질화물을 포함하고 바람직하게는 약 200 Å와 2000 Å 사이, 및 더 바람직하게는 약 500 Å과 1000 Å 사이의 두께를 갖는다. 질화물층(211)은 CVD 또는 PVD 등의 적합한 퇴적 프로세스를 이용하여 퇴적된다.
반도체 장치(100)는 질화물층(211) 위에 형성된 추가의 하드 마스크 층(212)을 더 포함한다. 예시적인 실시예에서, 하드 마스크 층(212)은 비결정질 탄소(amorphous carbon)를 포함한다. 다른 실시예들에서, 하드 마스크 층(212)은 투명한 탄소, 테트라에틸오소실리케이트("TEOS"), 다결정 실리콘, Si3N4, SiOxNy, SiC, 또는 다른 적합한 하드 마스크 재료를 포함한다. 하드 마스크 층(212)은 CVD 또는 PVD 등의 적합한 퇴적 프로세스를 이용하여 퇴적된다. 명료함을 위하여, 선택에 따른 에피택셜 층(104)은 후속 도시에서 생략된다.
도 3은 밑에 있는 하드 마스크 층(212)을 패터닝하기 위해 디바이스(100)에 적용될 포토 마스크(300)의 일부를 도시한다. 포토 마스크(300)의 음영 부분은 포토리소그래피 및 에칭 기법들을 적용한 후에 하드 마스크 층(212)이 제거될 영역을 나타내고, 비음영 부분은 하드 마스크 층(212)이 잔존할 영역을 나타낸다. 포토 마스크(300)는 어레이 영역(308)에서 갭들(302)에 의해 서로 분리된 활성 영역 라인들(304)의 패턴을 정의하도록 구성되는 클리어 필드 마스크(clear field mask)이다. 바람직하게는, 라인들(304) 및 갭들(302)은 폭이 대략 1100 Å 내지 1300 Å이다. 예를 들면, 예시적인 실시예에서 라인들(304) 및 갭들(302)은 폭이 대략 1200 Å이다. 포토 마스크(300)는 선택에 따라 광 근접 보정(optical proximity correction)을 위해 제공되는 보다 폭넓은 라인(306)을 포함한다.
도 4는 도 2의 디바이스에 있어서 하드 마스크 층을 형성하기 위해 도 3에 도시된 포토 마스크(300)를 적용한 후의 yz 평면에서의 단면도를 도시한다. 포토 마스크(300)는, 라인들(304) 및 갭들(302)이 x축에 평행으로 연장하도록, 하드 마스크 층(212)에 적용되어 전사된다. 도 4에 도시된 바와 같이, 하드 마스크 층(212)은 포토 마스크(300)가 보다 폭넓은 라인(306)을 포함하여 라인들(306)을 형성하는 기판(100)의 영역들 위에는 잔존하고, 포토 마스크(300)가 갭들(302)을 형성하는 기판(110)의 영역들로부터는 제거된다. 도 4에 도시된 바와 같이, 라인들(304) 및 갭들(302)은 디바이스의 주변 영역(310)에 의해 둘러싸인 디바이스의 어레이 영역(308)에 위치한다.
예시적인 실시예에서, 하드 마스크 층(212)은 포토리소그래피 및 에칭 기법들을 이용하여 패터닝된다. 예를 들면, 일 실시예에서 포토레지스트 재료가 디바이스(100) 위에 블랭킷 층으로서 퇴적되고, 레티클을 통하여 노광된다. 이 노광에 이어서, 포토레지스트 층은 현상되어 하드 마스크 층(212)의 표면 상에 도 3에 도시된 포토 마스크(300)를 형성하게 된다. 그 후 하드 마스크 층(212)은 포토 마스크(300)를 통하여 에칭되어 갭들(302)에서 디바이스(100)의 질화물층(211)을 노출하게 된다.
도 5는 도 4의 디바이스에 있어서 그 위에 스페이스 재료(214)의 층을 블랭킷 퇴적한 후의 yz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 스페이서 재료(214)는 바람직하게는 약 200 Å과 약 500 Å 사이, 및 더 바람직하게는 약 300 Å과 약 400 Å 사이의 두께를 갖는 실리콘 산화물 등의 산화물 재료를 포함한다. 다른 실시예에서, 스페이서 재료(214)는 갭들(302)의 수평 치수의 대략 1/20 내지 대략 1/3을 채운다. 스페이서 재료(214)는 CVD 또는 PVD 등의 적합한 퇴적 프로세스를 이용하여 퇴적된다.
도 6은 도 5의 디바이스에 있어서 방향성 스페이서 에칭으로 수평 표면들로부터 스페이서 재료(214)를 선택적으로(preferentially) 에칭한 후의 yz 평면에서의 단면도를 도시한다. 결과의 구조는 라인들(304)의 수직 측면들 상에 위치하는 스페이서들(216)을 포함한다. 최초의 스페이서 재료(214) 퇴적의 두께와 대략 같은 폭을 갖는 스페이서들(216)은 갭들(302)의 폭을 효과적으로 좁힌다. 바람직하게는, 갭들(302)은 그 안에 스페이서들(216)이 형성된 후에 약 500 Å과 약 700 Å 사이의 감소된 폭을 갖는다. 예시적인 실시예에서, 갭들(302)은 그 안에 스페이서들(216)이 형성된 후에 약 600 Å의 감소된 폭을 갖는다.
도 7은 도 6의 디바이스에 있어서 질화물층(211) 및 산화물층(210)을 통하여 기판(110) 내에 복수의 깊은 트렌치들(400)을 에칭한 후의 yz 평면에서의 단면도를 도시한다. 깊은 트렌치들(400)의 패턴은 디바이스 어레이 영역(308)에서 스페이서들 간의 갭들(302)에 따라서 정의된다. 깊은 트렌치들(400)은 이온 밀링(ion milling), 반응성 이온 에칭("RIE"), 또는 화학적 에칭 등의 프로세스를 이용하여 에칭된다. RIE는 물리 및 화학 컴포넌트들을 모두 갖는 방향성 이방성 에칭(directional anisotropic etching)이다. RIE 등의, 화학 에천트(chemical etchant)를 이용하는 에칭 프로세스에서는, Cl2 등의 다양한 에천트들이 이용 가능하다. 바람직한 실시예에서, 깊은 트렌치들(400)은 갭들(302)에 기초하여 약 3000 Å과 약 5000 Å 사이의 깊이까지 에칭되고, 보다 폭넓은 라인(306)에 인접하여 약 4000 Å과 약 5000 Å 사이의 깊이까지 에칭된다. 따라서, 예시적인 실시예에서 깊은 트렌치들을 정의하기 위해 이용되는 에칭 기법은 트렌치 깊이가 트렌치 폭에 직접 비례하게 한다.
도 8은 도 7의 디바이스에 있어서 상기 깊은 트렌치들(400)을 스핀 온 유전(spin on dielectric)("SOD") 재료로 채운 후의 yz 평면에서의 단면도를 도시한다. 잔존하는 하드 마스크 층(212)을 태워서 없애버리기 위해 산소 플라스마 기법이 이용되고, 잔존하는 스페이서들(216) 및 여분의 SOD 재료를 제거하기 위해 화학 기계 연마("CMP") 기법이 이용된다. CMP 기법은 또한 디바이스(100)에 xy 평면에서 실질적으로 평탄한 표면(402)을 제공한다. 도시된 바와 같이, 실질적으로 평탄한 표면(402)은 디바이스 어레이 영역(308) 및 주변 영역(310)을 가로질러 연장한다. 깊은 트렌치들(400)은 질화물층(211)의 잔존하는 부분들에 의해 분리되고; 바람직한 실시예에서, 깊은 트렌치들(400)은 대략 1600 Å과 대략 2000 Å 사이의 질화물 재료에 의해 분리된다. 예시적인 실시예에서, 깊은 트렌치들(400)은 대략 1800 Å의 질화물 재료에 의해 분리된다. 다른 예시적인 실시예에서, 깊은 트렌치들(400)은 2.25 × F만큼 분리되고, 여기서 F는 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈이다.
도 9는 도 8의 디바이스에 있어서 깊은 트렌치들(400) 위에 하드 마스크 층(312)을 패티닝한 후의 yz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 하드 마스크 층(312)은 도 3에 도시된 것과 유사한 마스크에 기초하여 패터닝되고, 포토리소그래피 및 에칭 기법들을 이용하여 패터닝된다. 패터닝된 하드 마스크 층(312)은 평탄한 표면(402) 위에 복수의 라인들(314)을 정의하고, 라인들(314)은 트렌치들(400)을 효과적으로 마스킹한다. 라인들(314)은 복수의 갭들(318)에 의해 분리된다. 바람직한 실시예에서, 라인들(314)은 폭이 약 1100 Å과 약 1300 Å 사이이고, 예시적인 실시예에서, 라인들은 폭이 대략 1200 Å이다. 소정의 실시예들에서, 라인들(314)은 도 3 및 4에 도시된 마스킹 프로세스에서 형성된 라인들(304)과 실질적으로 동일한 폭을 갖는다.
도 10은 도 9의 디바이스에 있어서 라인들(314) 주위에 복수의 스페이서 루프들(316)을 형성한 후의 yz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 스페이서 루프들(316)은 먼저 도 9에 도시된 구조 위에 스페이서 재료의 블랭킷 층을 퇴적함으로써 형성된다. 블랭킷 스페이서 재료는 바람직하게는 약 200 Å과 약 500 Å 사이, 및 더 바람직하게는 약 300 Å과 약 400 Å 사이의 두께를 갖는 실리콘 산화물 등의 산화물 재료를 포함한다. 스페이서 재료의 블랭킷 층은 CVD 또는 PVD 등의 적합한 퇴적 프로세스를 이용하여 퇴적된다. 그 후 수평 표면들로부터 블랭킷 스페이서 재료를 제거하기 위해 방향성 스페이서 에칭이 수행된다. 결과의 구조는 도 10에 도시되어 있다. 이것은 라인들(314)의 수직 측면들 상에 위치하는 복수의 스페이서 루프들(316)을 생성한다. 최초의 블랭킷 스페이서 재료 퇴적의 두께와 대략 같은 폭을 갖는 스페이서 루프들(316)은 갭들(318)의 폭을 효과적으로 좁힌다. 바람직하게는, 갭들(318)은 스페이서 루프들(316)이 형성된 후에 약 500 Å과 약 700 Å 사이의 감소된 폭을 갖는다. 예시적인 실시예에서, 갭들(318)은 스페이서 루프들(316)이 형성된 후에 약 600 Å의 감소된 폭을 갖는다.
도 11은 도 10의 디바이스에 있어서 질화물층(211) 및 산화물층(210)을 통하여 기판(110) 내에 복수의 얕은 트렌치들(404)을 에칭한 후의 yz 평면에서의 단면도를 도시한다. 얕은 트렌치들(404)은 깊은 트렌치들(400)에 평행으로 형성된다. 일 실시예에서, 얕은 트렌치들(404)은 깊은 트렌치들(400)과 실질적으로 동일한 폭을 갖지만, 대신에 바람직하게는 약 500 Å과 2000 Å 사이, 및 더 바람직하게는 약 1000 Å과 1500 Å 사이의 감소된 깊이까지 에칭된다.
도 12는 도 11의 디바이스에 있어서 상기 얕은 트렌치들(404)을 SOD 재료로 채운 후의 yz 평면에서의 단면도를 도시한다. 얕은 트렌치들은 선택에 따라 깊은 트렌치들(400)을 채우기 위해 이용되는 동일한 SOD 재료(408)로 채워진다. 잔존하는 하드 마스크 층(312), 스페이서 루프들(316), 및 여분의 SOD 재료를 제거하기 위해 CMP 기법이 이용된다. 바람직한 실시예에서, CMP 기법은 질화물층(211)의 두께를 약 300 Å과 약 500 Å 사이까지 감소시키기 위해 이용된다. 예시적인 실시예에서, CMP 기법은 질화물층(211)의 두께를 약 400 Å까지 감소시키기 위해 이용된다. CMP 기법은 또한 디바이스(100)에 xy 평면에서 실질적으로 평탄한 표면(406)을 제공한다. 도시된 바와 같이, 실질적으로 평탄한 표면(406)은 디바이스 어레이 영역(308) 및 주변 영역(310)을 가로질러 연장한다. 도 13은 도 12의 디바이스(100)의 xy 평면에서의 톱-다운 뷰(top-down view)를 도시한다. 도 12 및 13에 도시된 디바이스(100)는, 잔존하는 질화물층(211)에 의해 정의된 바와 같이, 루프된 단부들(looped ends)을 갖는 가늘고 긴(elongate) 질화물 스페이서들에 의해 서로 분리된 복수의 가늘고 긴 얕은 트렌치들(404)을 포함한다. 질화물 스페이서들은 가늘고 긴 깊은 트렌치들(400)에 의해 서로 분리된다.
변경 실시예에서, 도 12 및 13에 도시된 구조는 깊은 트렌치들(400) 및 얕은 트렌치들(404)에서 자기 정렬(self-align)하는 프로세스를 이용하여 얻어진다. 도 25에 도시된 바와 같이, 이 자기 정렬은 먼저 어레이 영역(308)에서 질화물층(211)을 에칭함으로써 성취된다. 도 26에 도시된 바와 같이, 그 후 이제는 맨드렐(mandrel)들로서 작용하는 돌출하는 SOD 재료(408) 구조들 주위에 질화물 스페이서들(520)이 형성된다. 그 후 질화물 스페이서들(520)은 산화물층(210)을 통하여 기판(110) 내에 에칭되는 얕은 트렌치들을 후속하여 패터닝하기 위해 이용된다. 결과의 구조는 도 12 및 13에 도시된 구조와 동등하고, 도 9에 도시된 하드 마스크 층(312)을 사용하지 않고 얻어진다.
도 14는 도 12 및 13의 디바이스에 있어서 잔존하는 질화물층(211) 및 산화물층(210)을 제거한 후의 yz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 이들 층들의 잔존하는 부분들은 에칭 프로세스를 이용하여 제거되지만, 다른 실시예들에서는 다른 기법들이 이용될 수도 있다. 후속하여 CMP 기법을 수행할 경우 교호하는 실리콘 영역들 및 산화물 영역들의 실질적으로 평탄한 표면이 생긴다. 실리콘 영역들은 x축에 평행으로 연장하는 복수의 가늘고 긴 루프들(112)을 정의한다. 가늘고 긴 루프들(112)은 얕은 트렌치들(404)을 둘러싸고, 깊은 트렌치들(400)에 의해 서로 분리된다.
가늘고 긴 루프들(112)은 그 루프들을 그의 길이와 직교하여, 즉 y축에 평행으로 에칭함으로써 개별 트랜지스터 기둥들로 분리된다. 소정의 실시예들에서, 가늘고 긴 루프들(112)을 개별 트랜지스터 기둥들로 에칭하기 위해 이용되는 동일한 마스킹 시퀀스를 이용하여 디바이스 주변 영역(310)에서 능동 디바이스들이 형성된다. 그러한 실시예들에서는, 도 14에 도시된 디바이스 위에 능동 디바이스 층들이 블랭킷 퇴적된다. 결과의 구조는, 도 14의 디바이스에 있어서 산화물층(450), 다결정 실리콘 층(452), 및 텅스텐 실리사이드 층(454)을 형성한 후의 xz 평면에서의 단면을 도시하는 도 15에 도시되어 있다. 도 15에 도시된 단면은 실리콘 영역(114) 위에 형성된 이들 층들을 도시하지만, 이들 층들은 블랭킷 퇴적되기 때문에, 그것들은 또한 깊은 트렌치들(400) 및 얕은 트렌치들(402) 위로 연장한다. 마찬가지로, 블랭킷 층들도 디바이스 어레이 영역(308)과 주변 영역(310) 양쪽 모두의 위로 연장한다. 일 실시예에서, 블랭킷 산화물 층(450)은 약 50 Å와 80 Å 사이의 두께를 갖는다. 하나의 변경 실시예에서는, 주변 게이트들을 스트랩(strap)하고 측방향(lateral) 신호 속도를 향상시키기 위해 텅스텐 실리사이드 대신에 다른 금속 재료들이 이용된다. 다른 변경 실시예에서는, 텅스텐 실리사이드 층(454) 위에 선택에 따른 블랭킷 실리콘 질화물층(도시되지 않음)이 형성된다. 또 다른 실시예에서는, 다결정 실리콘 층(452)은 도전성 재료를 포함하고, "도전성 재료(conductive material)"라는 용어는 퇴적될 때 도핑되지 않았다 하더라도 실리콘을 포함한다.
변경 실시예에서, 텅스텐 실리콘 층(454)은 생략되고, 추가 두께의 다결정 실리콘 층(452)으로 대체된다. 이러한 구성은 유리하게도 구조로부터 금속을 제거함으로써, 후속 처리 동안에 다른 구조들에 오염을 도입하는 가능성을 감소시킨다. 그러한 실시예들에서, 금속은 후속 실리사이드화 프로세스 동안에 추가된다.
블랭킷 퇴적된 산화물 층(450), 다결정 실리콘 층(452) 및 텅스텐 실리사이드 층(454)을 패터닝함으로써, 주변 영역(310)에서 능동 디바이스들이 형성된다. 도 16은 도 15의 디바이스에 있어서 블랭킷 퇴적된 층들을 패터닝한 후의 xz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 그 층들은 포토리소그래피 및 마스킹 기법들을 이용하여 패터닝된다. 도시된 예시적인 실시예에서는, 주변 영역(310)에서 하나 이상의 능동 디바이스들(460)이 형성된다. 그러한 실시예들에서, 능동 디바이스들은 게이트 산화물(462), 다결정 실리콘 활성 영역(464), 및 텅스텐 실리사이드 스트랩 층(strapping layer)(466)을 포함하는 스택을 포함한다. 다른 실시예들에서, 스트랩 층(466)은 텅스텐, 티탄 질화물, 탄탈, 및 탄탈 질화물 등의 다른 금속 재료들을 포함한다. 스트랩 층(466)을 형성하기 위해 금속들의 혼합물도 적합하다.
계속 도 16을 참조하여, 주변 영역에서 능동 디바이스들(460)을 형성하기 위해 이용되는 동일한 포토리소그래피 및 마스킹 기법이 어레이 영역(308)에서 일련의 라인들(470)을 패터닝하기 위해 이용된다. 비록 어레이 라인들(470)은 후속 처리 공정들에서 밑에 있는 가늘고 긴 루프들(112)을 패터닝하기 위해 희생 마스크로서 이용되지만, 어레이 라인들(470)은 주변 능동 디바이스들(460)과 동일한 재료들을 포함한다. 또한, 어레이 영역(308) 내의 라인들(470)의 패턴은 주변 영역(310) 내의 능동 디바이스들(460)의 패턴에 비하여 보다 작은 피치를 갖는다. 예를 들면, 일 실시예에서 라인들(470)은 간격 F만큼 간격이 떨어져 있고, 능동 디바이스들(460)은 간격 2F만큼 간격이 떨어져 있고, 여기서 F는 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈이다. 다른 실시예에서, 능동 디바이스들(460)은 라인들(470)에 대한 간격보다 약 2배 내지 약 4배 더 큰 간격을 갖는다. y축에 평행으로 연장하는 어레이 라인들(470)은 x축에 평행으로 연장하는 가늘고 긴 루프들(112)과 직각으로 교차한다.
도 17은 도 16의 디바이스에 있어서 주변 영역(310) 내의 능동 디바이스들(460) 주위에 실리콘 질화물 스페이서들(468)을 형성한 후의 xz 평면에서의 단면도를 도시한다. 바람직한 실시예에서, 실리콘 질화물 스페이서들(468)은 약 200 Å과 약 800 Å 사이의 두께를 갖는다. 예시적인 실시예에서, 실리콘 질화물 스페이서들(468)은 약 600 Å의 두께를 갖고, 디바이스 위에 실리콘 질화물을 블랭킷 퇴적하고, 그 후 수평 표면들로부터 퇴적된 재료를 제거하는 방향성 에칭에 의해 형성된다. 이 기법의 결과로 또한 어레이 영역(308) 내의 어레이 라인들(470) 주위에 실리콘 질화물 스페이서들(468)이 형성되게 된다. 또한, 어레이 라인들(470) 간의 간격은 2개의 실리콘 질화물 스페이서들(468)의 폭보다 작기 때문에, 실리콘 스페이서 재료(468)는 라인들 사이의 영역을 채움으로써, 라인들(470) 사이에 충전된 갭들(filled gaps)(472)의 패턴을 형성한다. 노출된 실리콘의 영역들에는 실리콘 산화물 등의 SOD 재료(474)가 형성된다. 변경 실시예들에서는, 스페이서들 및 충전된 갭들을 형성하기 위해 실리콘 질화물 이외의 재료가 이용되고; 다른 적합한 재료들은 다결정 실리콘 및 실리사이드 재료들에 대하여 선택적으로 애칭되는 재료들을 포함한다.
도 18은 도 17의 디바이스에 있어서 디바이스 주변 영역(310)을 마스킹하고 디바이스로부터 게이트 맨드렐들을 에칭한 후의 xz 평면에서의 단면도를 도시한다. 후속 처리 공정들 동안에 주변 영역(310) 내의 능동 디바이스들(460)을 보호하기 위해 주변 영역(310) 위에 마스크(478)가 형성된다. 유리하게도, 마스크(478)는 단지 주변 영역(310)을 덮고 어레이(308)를 개방하므로 단순하고, 따라서 "임계 치수(critical dimension)" 피처들을 포함하지 않는다. 주변 영역(310)이 마스킹된 후에, 어레이 영역(308) 등의 디바이스의 노출된 부분들로부터 텅스텐 실리사이드 층(454) 및 다결정 실리콘 층(452)의 잔존하는 부분들이 에칭된다. 예시적인 실시예에서는, 산화물 및 질화물에 관하여 다결정 실리콘에 대하여 선택적인, 수산화 테트라메틸암모늄("TMAH") 등의 에천트가 이용된다. 다른 실시예들에서는 다른 에천트들이 이용된다. 이의 결과로 충전된 갭들(472)의 질화물 재료들 사이에 트렌치들(476)이 형성되게 된다. 예시적인 실시예에서, 실리콘은 에칭 스톱(etch stop)으로서 작용하는 산화물층(450)까지 에칭된다.
도 19는 도 18의 디바이스에 있어서 충전된 갭들(472)의 잔존하는 질화물 부분들을 축소(shrink)시킨 후의 xz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 이것은 디바이스의 노출된 부분들로부터 질화물을 등방성으로 에칭함으로써 달성된다. 도시된 바와 같이, 등방성 질화물 에칭은 유리하게도 충전된 갭들(472)의 잔류물이 잔존하는 산화물(450)로부터 에칭될 때 노출된 실리콘/유전체(480)의 영역을 생성한다. 예시적인 실시예에서, 충전된 갭들(472)의 잔류물은 도 14에 도시된 밑에 있는 가늘고 긴 실리콘 루프들(112)의 폭에 대응하는 폭을 갖도록 에칭된다. 다른 예시적인 실시예에서, 충전된 갭들(472)의 잔류물은 약 ½F의 폭을 갖도록 에칭되고, 여기서, F는 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈이다.
도 20은 도 19의 디바이스에 있어서 도 14에 도시된 밑에 있는 구조 내에 트렌치들(476)의 패턴을 에칭한 후의 xz 평면에서의 단면도를 도시한다. 예시적인 실시예에서, 트렌치들(476)은 도 14에 도시된 깊은 트렌치들(400)의 깊이와 얕은 트렌치들(404)의 깊이 사이의 중간 깊이까지 연장된다. 중간 트렌치들(476)의 패턴은 잔존하는 질화물 충전된 갭들(476)에 의해 정의된다. 이것은 가늘고 긴 실리콘 루프들(112), 깊은 트렌치들(400), 및 얕은 트렌치들(476)을 효과적으로 단절시켜 복수의 U-형상의 트랜지스터 기둥들을 형성한다. 얕은 트렌치들(476)은 U-형상의 트랜지스터 기둥들의 중간 갭을 형성한다. 일 실시예에서, U-형성의 트랜지스터 기둥들은 U-형성의 반도체 구조에 대한 소스/드레인 영역들로서 기능한다.
도 21은 도 20의 디바이스에 있어서 여분의 질화물 재료를 제거하고 중간 트렌치들(476)에 복수의 측벽 스페이서들(482)을 형성한 후의 xz 평면에서의 단면도를 도시한다. 측벽 스페이서들(482)은 열산화물 등의 얇은 산화물층(482)에 의해 실리콘 기판(110)과 분리된다. 본 명세서에서 설명된 바와 같이, 예시적인 실시예에서 가늘고 긴 루프들(112)의 영역에 대응하는 기판(110)의 부분은 고농도로 도핑된 n+ 영역(488)의 아래에 위치하는 저농도로 도핑된 n- 영역(486)을 포함하도록 도핑되지만, 다른 실시예에서는 p형 도핑이 채용될 수도 있다. 바람직하게는, 가늘고 긴 루프들(112)의 하부는 가늘고 긴 루프들(112)의 상부와는 반대로 도핑된다. 일 실시예에서, 측벽 스페이서들(482)은 가늘고 긴 루프들(112)의 폭의 절반 이상인 폭을 갖는다.
도 22는 도 21의 부분적으로 형성된 반도체 디바이스의 일부의 3차원 도시를 제공한다. 도시된 바와 같이, 디바이스는 U-형상의 트랜지스터(500)의 소스(502) 및 드레인(504) 영역들을 형성하는 복수의 트랜지스터 기둥들을 포함한다. 소스(502) 및 드레인(504) 영역들은 x축에 평행으로 연장하는 얕은 트렌치(404)에 의해 분리된다. 트랜지스터의 채널 길이는 U-형상의 채널 영역(506)을 통하여 소스(502)로부터 드레인(504)까지 연장하는 길이이다. 디바이스의 채널 특성은 U-형상의 돌출부들의 반대편의 채널 표면들을 따라 도펀트 농도 및 타입을 맞춤으로써 영향을 받는다. 이웃하는 U-형상의 트랜지스터들(500)은 y 차원에서는 깊은 트랜치들(400)에 의해 서로 분리되고, x 차원에서는 중간 트렌치들에 위치하는 채워진 게이트 전극 측벽 스페이서들(482)에 의해 서로 분리된다.
도 27은 메모리 디바이스의 어레이 영역(308)에 위치하는 메모리 셀(520)의 치수들을 개략적으로 도시한다. 메모리 셀(520)은 비트 라인 어레이(522) 내의 선택된 비트 라인(522')과 워드 라인 어레이(524) 내의 선택된 워드 라인(524')의 교차점에 위치한다. 도 27에 개략적으로 도시된 바와 같이, 메모리 디바이스의 주변 영역(310)은 선택에 따라 비트 라인 어레이(522) 및/또는 워드 라인 어레이(524)에 접속되는 논리 회로(526)를 포함한다. 메모리 셀(520)은 치수 x×y를 갖는 기판(110)의 영역을 점유하고, 따라서 메모리 셀의 사이즈는 일반적으로 xyF2로서 표현된다. 여기서 x 및 y는 본 명세서에서 설명된 바와 같이 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈 F의 배수들이다. 메모리 셀(520)은 전형적으로 (트랜지스터 등의) 액세스 디바이스 및 (커패시터 등의) 저장 디바이스를 포함한다. 그러나, 다른 실시예들에서는 다른 구성들이 이용된다. 예를 들면, 크로스포인트 어레이(cross-point array)에서 액세스 디바이스는 생략될 수 있고 또는, 스위치의 상태가 스위치로서도 작용하고 또한 메모리 상태를 저장하도록 작용하는, MRAM, EEPROM 또는 PCRAM(예를 들면, 은 도핑된 칼코겐 유리(silver-doped chalcogenide glass))에서와 같이, 액세스 디바이스가 저장 디바이스와 통합될 수 있다.
도시된 실시예에서, 메모리 셀(520)은 도 23에 도시된 구조를 채용한 DRAM 셀이다. 도 23에 도시된 구조는 얕은 트렌치(404)에 의해 분리된 소스(502) 및 드레인(504)을 갖는 단일 U-형상의 트랜지스터(500)를 포함한다. 소스(502) 및 드레인(504)은 실리콘 기판(110)과 접촉하는 채널 영역(506)에 의해 접속된다. 이러한 구성은 유리하게도 종래의 수직 기둥 트랜지스터들에서 일반적인 플로팅 바디 효과(floating body effects)를 예방한다. 게이트 전극 측벽 스페이서들(482)이 얕은 트렌치(404)와 직교하여 형성되어 U-형상의 반도체 (실리콘) 돌출부의 양쪽 주위를 루프(loop)한다. 예시적인 실시예에서는, 드레인(504) 위에 커패시터(510) 또는 다른 저장 디바이스가 형성되고, 소스(502) 위에 절연된 비트 라인(512)이 형성된다. 도시된 바와 같이, 커패시터(510) 및 절연된 비트 라인(512)의 치수들은 U-형상의 트랜지스터(500)의 피치-더블(pitch-doubled) 피처들의 치수들에 비하여 크다. 소스(502) 및 드레인(504)에 ½F의 피처 사이즈가 제공되는 예시적인 실시예에서, 위에 있는 커패시터(510) 및 절연된 비트 라인(512)은 유리하게도 3/8F까지의 오정렬(misalignment)을 수용하고, 여기서 F는 주어진 포토리소그래피 기법을 이용하여 얻을 수 있는 최소 분해가능한 피처 사이즈이다. 도 23에 도시된 실시예에서, 메모리 셀(520)은 기판 상에서 바람직하게는 약 4F2와 약 8F2 사이, 및 더 바람직하게는 약 4F2와 약 6.5F2 사이의 공간을 점유한다.
U-형상의 트랜지스터(500)의 구성은 유리하게도, 도 22, 23 및 27에 도시된 바와 같이, 메모리 셀의 부분을 형성하는 트랜지스터들의 치수들이 x 및 y 치수들에서 독립적으로 크기 조정(scale)되는 것을 허용한다. 예를 들면, 이것은 기판 상에서 면적 6F2를 점유하는 메모리 셀이 2.45F × 2.45F 정사각형, 3F × 2F 직사각형, 및 2F × 3F 직사각형을 포함한 매우 다양한 여러 가지 종횡비(aspect ratios)로 형성되는 것을 허용한다. 일반적으로, 메모리 디바이스를 구성하는 트랜지스터들의 종횡비는 트랜지스터들을 분리시키는 중간 트렌치들(476) 및 깊은 트렌치들(400)의 치수들을 조작함으로써 조정 가능하다.
커패시터(510) 및 절연된 비트 라인(512)은 디바이스(100)를, 컴퓨터 등과 같이 메모리에 의지하는 다른 디바이스들을 포함한, 보다 큰 시스템의 다른 전자 회로와 인터페이스시키기 위해 이용된다. 예를 들면, 그러한 컴퓨터들은 선택에 따라 프로세서, 프로그램 로직, 및/또는 데이터 및 명령들을 나타내는 다른 기판 구성들을 포함한다. 프로세서들은 선택에 따라 컨트롤러 회로, 프로세서 회로, 프로세서, 범용 단일 칩 또는 다중 칩 마이크로프로세서, 디지털 신호 프로세서, 임베드된(embedded) 마이크로프로세서, 마이크로컨트롤러 등을 포함한다. 따라서, 디바이스(100)는 매우 다양한 디바이스들, 제품들 및 시스템들에서 구현될 수 있다.
이제 도 24를 참조하여, 소정의 실시예들에서는, 도 15에 도시된 텅스텐 실리사이드 층(454) 퇴적을 제거함으로써 웨이퍼 오염 및 리프레시 문제들이 처리된다. 그러한 실시예들에서, 텅스텐 실리사이드 층(454)은, 도 24에서 층(464)로서 도시된, 연장된 두께 다결정 실리콘 층으로 대체된다. 도 21에 도시된 바와 같이, 중간 트렌치들(476) 및 측벽 스페이서들(482)이 형성된 후에, 어레이 영역(308) 위에 SOD 재료 등의 절연층(490)이 블랭킷 퇴적된다. 그 후 디바이스 주변 영역(310) 내의 게이트 스택들의 상부에서 다결정 실리콘(464)를 노출시키기 위해 CMP 프로세스가 수행된다. 그 후 먼저 금속층(492)을 퇴적함으로써 자기 정렬된 실리사이드화 프로세스가 수행된다. 결과의 구조는 도 24에 도시되어 있다. 그 후, 금속(492)(예를 들면, 티탄)이 다결정 실리콘 층(464)과 접촉하는 곳에서 자기 정렬 방식으로 그 금속을 반응시키기 위해 실리사이드화 어닐(silicidation anneal)이 수행된다. 그 후, 관련 기술 분야에서 알려진 바와 같이, 반응하지 않은 금속(492)이 선택적으로 에칭될 수 있다.
예를 들면, 일 실시예에서는 노출된 다결정 실리콘의 약 500 Å과 약 1000 Å 사이가 티탄 실리사이드로 변환된다. 다른 실시예들에서는 텅스텐 실리사이드, 루테늄 실리사이드, 탄탈 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드 등의 다른 실리사이드 재료들이 형성된다. 이러한 구성은 유리하게도 도 15에 도시된 금속 퇴적 공정이 제거되게 함으로써, 기판의 금속 오염을 감소시키거나 제거하고 또한 어레이(308)에서 희생 게이트 재료(이제는 단지 하나의 실리콘 층)의 제거를 간단하게 한다. 도 24의 실시예는 주변 트랜지스터들의 치수들은 그 영역(310)에서 자기 정렬된 콘택트들을 필요로 할 정도로 타이트하지 않기 때문에, 그 주변 트랜지스터들에 대하여 절연 캡 층(예를 들면, 실리콘 질화물)이 요구되지 않는다 사실을 이용한다.
다른 실시예(도시되지 않음)에서는, 3면을 가진(three-sided) U-형상의 트랜지스터가 형성된다. 그러한 실시예들에서, 얕은 트렌치들(404)은 도 11의 단계에서 실리콘 질화물 등의 실리콘 산화물이 아닌 충전 재료(filler material)로 채워진다. 그 후, 중간 트렌치들(476)에 측벽 스페이서들(482)을 형성하기 전에, 얕은 트렌치들(404)로부터 충전 재료를 제거하기 위해 선택적 에칭이 이용된다. 측벽 스페이서들(482)가 형성되면, 얕은 트렌치들(404) 내에 반도체 재료도 형성된다. 얕은 트렌치들(404)은 중간 트렌치들(476)보다 더 폭이 좁기 때문에, 측벽 스페이서들(482)의 퇴적은 얕은 트렌치들(404)을 채운다. 따라서, 후속 스페이서 에칭은 단지 얕은 트렌치들(404) 내의 게이트 재료를 소스/드레인 영역들의 상부의 레벨 아래로 리세스(recess)한다. 이 프로세스는 3면을 가진 트랜지스터 구조를 생성한다. 유리하게도, 게이트 재료는 양쪽에 측벽 게이트 영역들을 형성하고 전위를 같게 하는 U-형상의 돌출부들의 행을 교락(bridge)한다. 이 프로세스에 관한 추가 상세는 미국 특허 출원 10/933,062(2004년 9월 1일 출원; 대리인 사건 번호 MICRON.299A; 마이크론 사건 번호 2004-0398.00/US)의 도 32-35 및 대응하는 설명에서 제공되고, 그 전체 개시 내용이 본 명세서에 참고로 통합된다.
본 명세서에서 개시된 제조 기법들은 유리하게도 단일 마스크를 이용하여 주변 영역에서 능동 디바이스들을 형성하고 어레이 영역에서 중간 트렌치들을 패터닝하는 것을 가능하게 한다. 주변 및 어레이에서 동시에 피처들을 정의하기 위해 2개가 조합되는 실시예들에서는, 상이한 후속 처리 공정들을 위하여 주변 및 어레이 영역들을 분리시키기 위해 제2 마스크가 이용된다. 유리하게도, 이 제2 마스크는 중요하지 않고, 따라서 기판 상의 현존하는 구조들 위에 용이하게 정렬된다. 또한, 본 명세서에서 개시된 제조 기법들은 또한 다른 응용들에도 적용 가능하다. 예를 들면, 그러한 기법들은 단일 트랜지스터, 단일 커패시터 DRAM 셀들을 형성하는 데 이용 가능하다.
본 명세서에서 설명된 실시예들 중 소정의 실시예에서는, 주변 영역(310)에서 능동 디바이스들을 형성하기 위해 이용되는 동일한 재료가 어레이 영역(308)에서 후속 마스킹 프로세스들을 위한 희생 재료로도 이용된다. 그러한 재료들의 예들은 다결정 실리콘 층(452) 및 선택에 따라 텅스텐 실리사이드 층(454)을 포함한다. 이것은 유리하게도 디바이스 주변 영역(310) 및 디바이스 어레이 영역(308)에서 피처들을 개별적으로 형성하기 위해 2개의 상이한 중요한 마스크를 사용할 필요를 제거한다.
또한, 디바이스 주변 영역(310)에서 게이트 전극 측벽 스페이서들(482)를 형성하는 데 이용되는 재료는 또한 디바이스 어레이 영역(308)에서 하드 마스크 재료로서 이용된다. 일 실시예에서는, 도 17에 도시된 바와 같이, 실리콘 질화물 스페이서들(468)의 퇴적이 어레이 영역(308) 내의 라인들(470) 사이의 갭들을 채운다.
[발명의 범위]
전술한 상세한 설명은 본 발명의 몇몇 실시예들을 개시하고 있지만, 이 개시는 단지 예시에 불과하고 본 발명을 제한하는 것이 아님을 이해해야 할 것이다. 개시된 특정 구성들 및 동작들은 위에서 설명된 것들과 다를 수 있고, 본 명세서에서 설명된 방법들은 수직 게이트형 액세스 트랜지스터들 이외의 상황들에서 이용될 수 있다.

Claims (49)

  1. 트랜지스터 디바이스를 형성하는 방법으로서,
    기판의 제1 영역에 복수의 깊은 트렌치들 및 복수의 얕은 트렌치들을 형성하는 단계 - 상기 얕은 트렌치들 중 적어도 하나는 2개의 깊은 트렌치들 사이에 위치하고, 상기 복수의 얕은 트렌치들과 상기 복수의 깊은 트렌치들은 서로 평행함 -;
    상기 기판의 상기 제1 영역 및 제2 영역 위에 도전성 재료의 층을 퇴적(deposit)하는 단계;
    상기 도전성 재료의 층을 에칭하여 상기 기판의 상기 제1 영역 위에 복수의 갭들에 의하여 분리된 복수의 라인들과 상기 기판의 상기 제2 영역 위에 복수의 능동 디바이스 소자들을 정의하는 단계;
    상기 기판의 상기 제2 영역을 마스킹하는 단계;
    상기 기판의 상기 제1 영역으로부터 상기 복수의 라인들을 제거하고, 이에 의하여 상기 복수의 라인들이 제거된 복수의 노출된 영역들을 생성하는 단계; 및
    상기 기판의 상기 제2 영역이 마스킹되어 있는 동안 상기 복수의 노출된 영역들에서 복수의 중간 깊이 트렌치들을 에칭하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 중간 깊이 트렌치들은 상기 복수의 깊은 트렌치들 및 상기 복수의 얕은 트렌치들과 교차하는(cross) 방법.
  3. 제1항에 있어서,
    상기 도전성 재료의 층은 다결정 실리콘의 층 및 금속 재료의 층을 포함하는 방법.
  4. 제3항에 있어서,
    상기 금속 재료의 층은 텅스텐 실리사이드를 포함하는 방법.
  5. 제1항에 있어서,
    상기 복수의 중간 깊이 트렌치들을 에칭한 후에 상기 기판의 상기 제1 영역 및 상기 제2 영역 위에 절연 재료를 퇴적하는 단계;
    상기 절연 재료를 평탄화하여 상기 제2 영역에서 상기 도전성 재료를 노출시키는 단계;
    상기 기판 위에 금속층을 퇴적하여, 상기 금속층이 상기 제2 영역에서 상기 노출된 도전성 재료와 접촉하게 하는 단계; 및
    상기 도전성 재료의 실리사이드 영역을 생성하는 단계
    를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 금속층은 티탄을 포함하고 상기 실리사이드 영역은 티탄 실리사이드를 포함하는 방법.
  7. 제1항에 있어서,
    상기 중간 깊이 트렌치들에 평행하게 연장하는 복수의 게이트 전극 측벽 스페이서들을 상기 중간 깊이 트렌치들에 형성하는 단계를 더 포함하며, 상기 게이트 전극 측벽 스페이서들은 산화물층에 의해 상기 기판과 분리되는 방법.
  8. 제7항에 있어서,
    각각의 중간 깊이 트렌치에 두 개의 게이트 전극 측벽 스페이서들이 형성되는 방법.
  9. 제1항에 있어서,
    상기 기판의 상기 제1 영역에서 상기 복수의 라인들을 따라서 스페이서 재료를 퇴적하는 단계를 더 포함하며, 상기 스페이서 재료는 또한 상기 기판의 상기 제2 영역에서 상기 복수의 능동 디바이스 소자들을 따라서 퇴적되며, 상기 기판의 상기 제2 영역에서 퇴적된 상기 스페이서 재료는 복수의 측벽 스페이서 구조들을 형성하는 방법.
  10. 제9항에 있어서,
    상기 스페이서 재료는 실리콘 질화물을 포함하는 방법.
  11. 제9항에 있어서,
    상기 스페이서 재료는 상기 기판의 상기 제1 영역에서 상기 복수의 갭들을 채워서, 상기 복수의 라인들이 상기 스페이서 재료로 채워진 복수의 갭들에 의해 분리되게 하는 방법.
  12. 제11항에 있어서,
    상기 복수의 라인들이 상기 기판의 상기 제1 영역으로부터 제거된 후에, 상기 복수의 노출된 영역들이 스페이서 재료의 복수의 영역들에 의해 분리되는 방법.
  13. 제9항에 있어서,
    상기 복수의 측벽 스페이서 구조들은 상기 복수의 중간 깊이 트렌치들을 에칭하기 위한 마스크를 정의하는 방법.
  14. 제1항에 있어서,
    상기 복수의 깊은 트렌치들 및 상기 복수의 얕은 트렌치들은 상기 복수의 중간 깊이 트렌치들이 에칭되기 전에 형성되는 방법.
  15. 제1항에 있어서,
    상기 능동 디바이스 소자들은 각각 산화물층 및 다결정 실리콘층을 가지며 그 위에 절연 캡이 형성되지 않은 트랜지스터 게이트 스택들인 방법.
  16. 제15항에 있어서,
    상기 능동 디바이스 소자들은 상기 다결정 실리콘층 위에 위치한 실리사이드 재료를 더 포함하는 방법.
  17. 제1항에 있어서,
    상기 기판은 단일 결정 실리콘을 포함하는 방법.
  18. 제1항에 있어서,
    상기 기판의 상기 제1 영역 및 상기 제2 영역 위에 상기 도전성 재료의 층을 퇴적하기 전에 그 위에 유전 재료의 층을 형성하는 단계를 더 포함하는 방법.
  19. 제1항에 있어서,
    상기 복수의 깊은 트렌치들은 상기 기판의 부분들에 의해 상기 복수의 얕은 트렌치들과 분리되는 방법.
  20. 제19항에 있어서,
    상기 복수의 깊은 트렌치들을 상기 복수의 얕은 트렌치들과 분리하는 상기 기판의 부분들은 도핑된 단일 결정 실리콘을 포함하는 방법.
  21. 제19항에 있어서,
    상기 복수의 깊은 트렌치들을 상기 복수의 얕은 트렌치들과 분리하는 상기 기판의 부분들은 각각 1/2F에서 3/4F 사이의 폭을 가지며, 여기서 F는 포토리소그래피 기술을 사용하여 형성할 수 있는 최소 피처 사이즈(feature size)에 대응하는 방법.
  22. 어레이 부분 및 로직 부분을 갖는 반도체 기판;
    상기 어레이 부분에 형성된 제1 U-형상의 반도체 구조 - 상기 제1 U-형상의 반도체 구조는 제1 기둥(pillar) 위에 위치하는 제1 소스/드레인 영역, 제2 기둥 위에 위치하는 제2 소스/드레인 영역, 및 상기 제1 소스/드레인 영역과 제2 소스/드레인 영역을 연결하는 U-형상의 채널을 포함하고, 상기 U-형상의 채널은 상기 반도체 기판에 접촉하며, 상기 제1 소스/드레인 영역과 제2 소스/드레인 영역은 얕은 트렌치에 의해 분리됨 -;
    상기 어레이 부분에 형성되고, 상기 얕은 트렌치에 실질적으로 평행한 깊은 트렌치에 의해 상기 제1 U-형상의 반도체 구조와 분리되며, 상기 제1 U-형상의 반도체 구조와 동일한 구조를 갖는 제2 U-형상의 반도체 구조;
    상기 깊은 트렌치 및 얕은 트렌치와 교차하고 상기 제1 및 제2 U-형상의 반도체 구조들에 인접하여 형성된 중간 깊이 트렌치들 - 상기 중간 깊이 트렌치들은 상기 깊은 트렌치들의 깊이와 상기 얕은 트렌치들의 깊이 사이의 중간 깊이로 확장되고, 게이트 전극 측벽 스페이서들이 상기 중간 깊이 트렌치들에 위치함 -; 및
    상기 로직 부분 위에 형성된 적어도 하나의 트랜지스터 디바이스 - 상기 트랜지스터 디바이스는 게이트 유전층 및 게이트 재료를 포함하고, 상기 게이트 유전층은 상기 U-형상 구조들의 상기 제1 및 제2 소스/드레인 영역들에 대하여 융기(elevate)되어 있음 -
    를 포함하는 장치.
  23. 제22항에 있어서,
    상기 적어도 하나의 트랜지스터 디바이스는 평면(planar) 트랜지스터인 장치.
  24. 제22항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 도핑된 반도체 재료의 영역을 더 포함하는 장치.
  25. 제22항에 있어서,
    상기 깊은 트렌치 및 상기 얕은 트렌치는 산화물 재료로 채워지는 장치.
  26. 제22항에 있어서,
    상기 적어도 하나의 트랜지스터 디바이스의 수직 측벽에 인접하여 형성된 스페이서를 더 포함하는 장치.
  27. 제26항에 있어서,
    상기 스페이서는 질화물 재료를 포함하는 장치.
  28. 제26항에 있어서,
    상기 스페이서는 상기 제1 기둥의 폭의 절반 이상의 폭을 갖는 장치.
  29. 제22항에 있어서,
    상기 게이트 전극 측벽 스페이서들은 산화물층에 의해 상기 제1 및 제2 U-형상의 반도체 구조들과 분리되는 장치.
  30. 제22항에 있어서,
    상기 적어도 하나의 트랜지스터 디바이스는 그 위에 형성된 절연 캡 층을 포함하지 않는 장치.
  31. 제22항에 있어서,
    상기 게이트 유전층은 산화물 재료를 포함하는 장치.
  32. 제22항에 있어서,
    상기 게이트 재료는 다결정 실리콘 재료를 포함하는 장치.
  33. 제32항에 있어서,
    상기 게이트 재료는 금속 실리사이드를 더 포함하는 장치.
  34. 제33항에 있어서,
    상기 금속 실리사이드는 텅스텐 실리사이드 및 티탄 실리사이드로 이루어진 그룹으로부터 선택된 재료를 포함하는 장치.
  35. 제22항에 있어서,
    상기 제1 소스/드레인 영역 위에 형성된 커패시터; 및
    상기 제2 소스/드레인 영역 위에 형성된 절연된 비트 라인
    을 더 포함하는 장치.
  36. 제22항에 있어서,
    상기 깊은 트렌치들은 공통의 기준 높이(elevation)에서 상기 깊은 트렌치들과 중간 깊이 트렌치들의 바닥까지 측정하였을 때 상기 중간 깊이 트렌치들보다도 더 깊은 장치.
  37. 제22항에 있어서,
    상기 게이트 전극 측벽 스페이서들을 연결하는 상기 제1 기둥과 상기 제2 기둥 사이에 형성된 게이트 전극 재료를 더 포함하고, 상기 게이트 전극 측벽 스페이서들은 산화물층에 의해 상기 반도체 기판과 분리되는 장치.
  38. 기판 어레이 영역에서 복수의 얕은 트렌치들 및 복수의 깊은 트렌치들을 패터닝하는 단계;
    상기 기판 어레이 영역의 부분들 위에 및 기판 로직 영역의 부분들 위에 포토리소그래피 마스크를 퇴적하는 단계;
    상기 기판 어레이 영역에서 복수의 중간 깊이 트렌치들을 패터닝하고, 상기 기판 로직 영역에서 복수의 평면 트랜지스터 구조들을 패터닝하는 단계 - 상기 중간 깊이 트렌치들은 상기 얕은 트렌치들 및 깊은 트렌치들과 교차하고, 상기 중간 깊이 트렌치들, 얕은 트렌치들 및 깊은 트렌치들은 상기 기판 어레이 영역에서 복수의 U-형상의 트랜지스터 구조들을 정의하고, 상기 복수의 중간 깊이 트렌치들은 상기 포토리소그래피 마스크에 의해 이전에 마스킹된 영역들에서 에칭되고, 상기 복수의 평면 트랜지스터 구조들은 상기 포토리소그래피 마스크에 의해 정의됨 -; 및
    상기 중간 깊이 트렌치들에 복수의 게이트 전극 측벽 스페이서들을 형성하는단계
    를 포함하고,
    상기 U-형상의 트랜지스터 구조는 제1 기둥 위에 위치하는 제1 소스/드레인 영역, 제2 기둥 위에 위치하는 제2 소스/드레인 영역, 및 상기 제1 소스/드레인 영역과 제2 소스/드레인 영역을 연결하는 U-형상의 채널을 포함하고, 상기 U-형상의 채널은 상기 기판 어레이 영역에 접촉하며, 상기 제1 소스/드레인 영역과 제2 소스/드레인 영역은 얕은 트렌치에 의해 분리되고,
    상기 평면 트랜지스터 구조는 상기 기판 로직 영역의 표면에 형성된 소스, 드레인, 및 게이트를 포함하는 방법.
  39. 제38항에 있어서,
    상기 얕은 트렌치들 중 적어도 하나는 2개의 깊은 트렌치들 사이에 위치하고,
    상기 복수의 얕은 트렌치들과 상기 복수의 깊은 트렌치들은 서로 평행인 방법.
  40. 제38항에 있어서,
    상기 복수의 중간 깊이 트렌치들을 패터닝한 후에 상기 기판 어레이 및 로직 영역들 위에 절연 재료를 퇴적하는 단계;
    상기 절연 재료를 평탄화하여 상기 로직 영역에서 상기 평면 트랜지스터 구조들을 노출시키는 단계;
    상기 기판 위에 금속층을 퇴적하여, 상기 금속층이 상기 복수의 노출된 평면 트랜지스터 구조들과 접촉하게 하는 단계; 및
    상기 금속을 상기 노출된 평면 트랜지스터 구조들과 반응시키는 단계
    를 더 포함하는 방법.
  41. 제38항에 있어서,
    상기 기판 로직 영역에서 상기 복수의 평면 트랜지스터 구조들에 인접한 복수의 측벽 스페이서들을 형성하는 단계를 더 포함하는 방법.
  42. 제41항에 있어서,
    상기 복수의 측벽 스페이서들을 형성하는 단계는 상기 기판 어레이 영역에서 상기 복수의 중간 깊이 트렌치들에 대한 하드 마스크를 동시에 정의하는 단계를 더 포함하는 방법.
  43. 제38항에 있어서,
    상기 복수의 평면 트랜지스터 구조들은 게이트 유전체 위에 실리콘을 포함하는 게이트 스택을 포함하는 방법.
  44. 제38항에 있어서,
    상기 복수의 얕은 트렌치들 및 상기 복수의 깊은 트렌치들을 스핀온 유전 재료(spin-on dielectric material)로 채우는 단계를 더 포함하는 방법.
  45. 제38항에 있어서,
    상기 복수의 얕은 트렌치들 및 상기 복수의 깊은 트렌치들을 절연 재료로 채우는 단계를 더 포함하는 방법.
  46. 제38항에 있어서,
    상기 복수의 게이트 전극 측벽 스페이서들은 반도체 재료를 포함하고, 상기 복수의 게이트 전극 측벽 스페이서들은 산화물층에 의해 상기 U-형상의 트랜지스터 구조들과 분리되는 방법.
  47. 삭제
  48. 삭제
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