JPH0677480A - 半導体装置 - Google Patents
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- JPH0677480A JPH0677480A JP4223842A JP22384292A JPH0677480A JP H0677480 A JPH0677480 A JP H0677480A JP 4223842 A JP4223842 A JP 4223842A JP 22384292 A JP22384292 A JP 22384292A JP H0677480 A JPH0677480 A JP H0677480A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 21
- 230000007423 decrease Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004335 scaling law Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】 （修正有）
【目的】微細化してもしきい値電圧が低下しない、微細
なデバイス、及び、形状を利用してトランジスタのしき
い値電圧を調節できるデバイスを提供する。 【構成】溝型ゲート構造１５を持つトランジスタの溝の
角の形状が曲率半径ｒ±Ｌ／５（Ｌはチャネル長）を持
つ同心円中に含まれ、かつ、曲率半径ｒ１７（形状パラ
メータ）と不純物濃度が図１（ｂ）のような関係を有す
る。または、溝型ゲートトランジスタの基板表面に平行
でゲートの底部に接した直線と、チャネルの形成される
部分におけるソース１１及びドレイン１２端から基板底
面への垂線と、溝の角の部分に接する直線が形成する直
角三角形の、直角を挾んだ二辺の和の平均（ａ＋ｂ）／
２（形状パラメータ）と不純物濃度の関係が、図１
（ｂ）のような関係を有する。
なデバイス、及び、形状を利用してトランジスタのしき
い値電圧を調節できるデバイスを提供する。 【構成】溝型ゲート構造１５を持つトランジスタの溝の
角の形状が曲率半径ｒ±Ｌ／５（Ｌはチャネル長）を持
つ同心円中に含まれ、かつ、曲率半径ｒ１７（形状パラ
メータ）と不純物濃度が図１（ｂ）のような関係を有す
る。または、溝型ゲートトランジスタの基板表面に平行
でゲートの底部に接した直線と、チャネルの形成される
部分におけるソース１１及びドレイン１２端から基板底
面への垂線と、溝の角の部分に接する直線が形成する直
角三角形の、直角を挾んだ二辺の和の平均（ａ＋ｂ）／
２（形状パラメータ）と不純物濃度の関係が、図１
（ｂ）のような関係を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に極微細なＭＯＳトランジスタに関する。
に極微細なＭＯＳトランジスタに関する。
【０００２】
【従来の技術】デバイスの高速化及び高集積化を達成す
るために、ＭＯＳトランジスタは発明以来、スケーリン
グ則に従って、微細化の一途をたどってきた。例えば、
Ｊ. Ｒ. Ｂｒｅｗｓらによるスケーリング則によれば、
拡散層の接合深さを小さくする、あるいは酸化膜厚を薄
くする、あるいは基板濃度を上昇させることにより、デ
バイスの微細化を達成することができる。このスケーリ
ング則については、アイ・イー・イー・イー、エレクト
ロン デバイス レターズ、イー ディー エル１ ナ
ンバー１ （１９８０年） 第２頁から第４頁 (IEEE, El
ectron Device Letters, EDL-1, No. 1 (1980) PP2-4)
において論じられている。上記のスケーリング則は、現
在も微細化の指針の１つとなっている。
るために、ＭＯＳトランジスタは発明以来、スケーリン
グ則に従って、微細化の一途をたどってきた。例えば、
Ｊ. Ｒ. Ｂｒｅｗｓらによるスケーリング則によれば、
拡散層の接合深さを小さくする、あるいは酸化膜厚を薄
くする、あるいは基板濃度を上昇させることにより、デ
バイスの微細化を達成することができる。このスケーリ
ング則については、アイ・イー・イー・イー、エレクト
ロン デバイス レターズ、イー ディー エル１ ナ
ンバー１ （１９８０年） 第２頁から第４頁 (IEEE, El
ectron Device Letters, EDL-1, No. 1 (1980) PP2-4)
において論じられている。上記のスケーリング則は、現
在も微細化の指針の１つとなっている。
【０００３】しかしながら、デバイスの微細化がチャネ
ル長０.１μｍへと向かうにつれて、上記スケーリング
則における微細化のためのパラメータ自身が物理的限界
に達している。接合深さを小さくすることは、接触抵抗
の増加を引き起こし、また、酸化膜厚を薄くすること
は、トンネル電流を引き起こすことになる。また、基板
濃度を上げることは、しきい値電圧のばらつきやカット
オフ特性の劣化を引き起こすことになる。このように、
従来の構造をスケーリングにより微細化することにも限
界が来ている。
ル長０.１μｍへと向かうにつれて、上記スケーリング
則における微細化のためのパラメータ自身が物理的限界
に達している。接合深さを小さくすることは、接触抵抗
の増加を引き起こし、また、酸化膜厚を薄くすること
は、トンネル電流を引き起こすことになる。また、基板
濃度を上げることは、しきい値電圧のばらつきやカット
オフ特性の劣化を引き起こすことになる。このように、
従来の構造をスケーリングにより微細化することにも限
界が来ている。
【０００４】このようなＭＯＳトランジスタの微細化の
限界を打破する方法の１つとして、従来の装置は、特開
昭５０―８４８３号に記載のように、ゲート電極の絶縁
膜に接する面を、ドレインの下面より深く半導体基板中
に埋没せしめた装置が知られていた。図１１にその構造
を示す。このようにゲート電極１５を溝型にすれば（溝
型ゲート構造）、ドレイン電圧の影響による空乏層９１
の伸びは、ソース１１まで及びにくいので、パンチスル
ー９２を抑えることができ、図１０に示す従来の平面構
造を持つトランジスタよりも、チャネル長９０の小さい
微細なデバイスを達成することができる。
限界を打破する方法の１つとして、従来の装置は、特開
昭５０―８４８３号に記載のように、ゲート電極の絶縁
膜に接する面を、ドレインの下面より深く半導体基板中
に埋没せしめた装置が知られていた。図１１にその構造
を示す。このようにゲート電極１５を溝型にすれば（溝
型ゲート構造）、ドレイン電圧の影響による空乏層９１
の伸びは、ソース１１まで及びにくいので、パンチスル
ー９２を抑えることができ、図１０に示す従来の平面構
造を持つトランジスタよりも、チャネル長９０の小さい
微細なデバイスを達成することができる。
【０００５】また、さらに微細なデバイスを達成するも
のとして、特開平２―９４４７８号に記載のように、溝
型ゲートトランジスタに、Ｎ＋、Ｎ−拡散層、高融点金
属膜及びシリコン酸化膜を設け、パンチスルーを抑制す
ると共に、寄生容量と拡散層抵抗を減少させた方法が知
られていた。また、特開平２―１０１７７４号、及び特
開平３―２８３６７０号に記載のように、従来の平面構
造を持つトランジスタでの拡散層構造として知られてい
るＬＤＤ構造またはＧＯＬＤ構造を、溝型ゲートトラン
ジスタと組み合わせ、ドレイン近傍の電界を緩和したも
のなどが知られていた。
のとして、特開平２―９４４７８号に記載のように、溝
型ゲートトランジスタに、Ｎ＋、Ｎ−拡散層、高融点金
属膜及びシリコン酸化膜を設け、パンチスルーを抑制す
ると共に、寄生容量と拡散層抵抗を減少させた方法が知
られていた。また、特開平２―１０１７７４号、及び特
開平３―２８３６７０号に記載のように、従来の平面構
造を持つトランジスタでの拡散層構造として知られてい
るＬＤＤ構造またはＧＯＬＤ構造を、溝型ゲートトラン
ジスタと組み合わせ、ドレイン近傍の電界を緩和したも
のなどが知られていた。
【０００６】
【発明が解決しようとする課題】上記従来技術における
溝型ゲートＭＯＳトランジスタは、平面構造よりもパン
チスルーを抑え、構造を微細化できるが、さらに微細な
領域ではしきい値電圧の低下が起こる。図６に、チャネ
ル長に対するしきい値電圧の特性図を示す。溝型ゲート
ＭＯＳトランジスタ６１は、従来の平面構造６２よりも
しきい値電圧の低下は少ないが、さらにチャネル長が小
さくなるにつれて、しきい値電圧は低下する。理想的な
しきい値電圧特性は、６０に示すように、チャネル長に
依存せず、一定となる特性である。短チャネル領域で
は、図１０に示すように、基板奥深くでパンチスルー電
流９２が流れてしまうので、電流をゲート電圧で制御で
きなくなり、正常なトランジスタ特性を得ることができ
ない。
溝型ゲートＭＯＳトランジスタは、平面構造よりもパン
チスルーを抑え、構造を微細化できるが、さらに微細な
領域ではしきい値電圧の低下が起こる。図６に、チャネ
ル長に対するしきい値電圧の特性図を示す。溝型ゲート
ＭＯＳトランジスタ６１は、従来の平面構造６２よりも
しきい値電圧の低下は少ないが、さらにチャネル長が小
さくなるにつれて、しきい値電圧は低下する。理想的な
しきい値電圧特性は、６０に示すように、チャネル長に
依存せず、一定となる特性である。短チャネル領域で
は、図１０に示すように、基板奥深くでパンチスルー電
流９２が流れてしまうので、電流をゲート電圧で制御で
きなくなり、正常なトランジスタ特性を得ることができ
ない。
【０００７】また、従来技術では、形状がしきい値電圧
特性に与える様々な影響や、形状が引き起こす様々な特
性については明らかとなっていなかった。さらに、基板
濃度あるいは不純物濃度依存性についても、明らかとな
っていなかった。
特性に与える様々な影響や、形状が引き起こす様々な特
性については明らかとなっていなかった。さらに、基板
濃度あるいは不純物濃度依存性についても、明らかとな
っていなかった。
【０００８】本発明の目的は、構造を微細化してもしき
い値電圧の低下が起こらず、理想的なしきい値電圧特性
を与える、微細なデバイスを提供することにある。
い値電圧の低下が起こらず、理想的なしきい値電圧特性
を与える、微細なデバイスを提供することにある。
【０００９】また、本発明の他の目的は、形状の変化を
利用して、トランジスタのしきい値電圧を調節（または
制御）できるデバイスを提供することにある。
利用して、トランジスタのしきい値電圧を調節（または
制御）できるデバイスを提供することにある。
【００１０】さらに、本発明の他の目的は、溝の形状効
果を利用した量子細線トランジスタを提供することにあ
る。
果を利用した量子細線トランジスタを提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、溝型ゲート構造を持つトラ
ンジスタにおいて、その溝の角の形状が曲率半径ｒ±Ｌ
／５（Ｌはチャネル長）を持つ同心円中に含まれ、か
つ、曲率半径ｒ（形状パラメータ）と不純物濃度とが図
１（ｂ）のような関係を有するものである。
に、本発明の半導体装置は、溝型ゲート構造を持つトラ
ンジスタにおいて、その溝の角の形状が曲率半径ｒ±Ｌ
／５（Ｌはチャネル長）を持つ同心円中に含まれ、か
つ、曲率半径ｒ（形状パラメータ）と不純物濃度とが図
１（ｂ）のような関係を有するものである。
【００１２】または、溝型ゲートトランジスタにおい
て、半導体基板表面に平行でゲートの底部に接した直線
と、チャネルの形成される部分におけるソース及びドレ
インのそれぞれの端部から基板底面への垂線と、溝の角
の部分に接する直線が形成する直角三角形の、直角を挾
んだ二辺の和の平均（ａ＋ｂ）／２（形状パラメータ）
と、不純物濃度との関係が、図１（ｂ）のような関係を
有するものである。
て、半導体基板表面に平行でゲートの底部に接した直線
と、チャネルの形成される部分におけるソース及びドレ
インのそれぞれの端部から基板底面への垂線と、溝の角
の部分に接する直線が形成する直角三角形の、直角を挾
んだ二辺の和の平均（ａ＋ｂ）／２（形状パラメータ）
と、不純物濃度との関係が、図１（ｂ）のような関係を
有するものである。
【００１３】上記他の目的を達成するために、本発明の
半導体装置では、半導体基板中に溝型のゲートを有し、
その溝の底部に電子を閉じ込めることにより、半導体基
板中に電子を一次元方向に運動させることを特徴とする
ものである。
半導体装置では、半導体基板中に溝型のゲートを有し、
その溝の底部に電子を閉じ込めることにより、半導体基
板中に電子を一次元方向に運動させることを特徴とする
ものである。
【００１４】
【作用】本発明によれば、形状と不純物濃度を調節する
ことにより、構造を微細化してもしきい値電圧が低下し
ない理想的なしきい値電圧特性を得ることができる。そ
れによって、短チャネル効果を抑え、パンチスルー耐圧
を高くすることができるので、トランジスタの微細化及
び高集積化が図れる。
ことにより、構造を微細化してもしきい値電圧が低下し
ない理想的なしきい値電圧特性を得ることができる。そ
れによって、短チャネル効果を抑え、パンチスルー耐圧
を高くすることができるので、トランジスタの微細化及
び高集積化が図れる。
【００１５】また、しきい値電圧を形状によっても制御
できるので、従来よりも基板濃度の上昇による性能の劣
化を抑えることができる。
できるので、従来よりも基板濃度の上昇による性能の劣
化を抑えることができる。
【００１６】また、溝形状を利用して、電子の流れを一
次元の領域に閉じ込めれば、電子は散乱の影響をほとん
ど受けることなく運動するので、トランジスタの高速化
が図れる。
次元の領域に閉じ込めれば、電子は散乱の影響をほとん
ど受けることなく運動するので、トランジスタの高速化
が図れる。
【００１７】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１（ａ）は、本発明の一実施例による半導体
装置の断面図であり、図１（ｂ）は、その形状と不純物
濃度との関係を示す図である。図１（ａ）に示すよう
に、ｐ型シリコン基板１０上に、ｎ型拡散層１１、１２
がゲート電極１５を挾んで位置した溝型ゲート構造にな
っている。ゲート電極１５あるいはシリコン酸化膜１６
の境界は曲面形状を持ち、溝型の角の部分で曲率半径ｒ
１７を持っている。ｎ型拡散層１１、１２の上部には、
ソース電極１３、及びドレイン電極１４が形成されてい
る。
明する。図１（ａ）は、本発明の一実施例による半導体
装置の断面図であり、図１（ｂ）は、その形状と不純物
濃度との関係を示す図である。図１（ａ）に示すよう
に、ｐ型シリコン基板１０上に、ｎ型拡散層１１、１２
がゲート電極１５を挾んで位置した溝型ゲート構造にな
っている。ゲート電極１５あるいはシリコン酸化膜１６
の境界は曲面形状を持ち、溝型の角の部分で曲率半径ｒ
１７を持っている。ｎ型拡散層１１、１２の上部には、
ソース電極１３、及びドレイン電極１４が形成されてい
る。
【００１８】ここで、拡散層１１、１２の接合深さはXj
１８であり、溝の底面を基準とし、接合深さが溝底面よ
りも上方に位置する時、Xj＜０であるとする。本実施例
の特徴は、溝の形状が、曲率半径ｒ１７を持った円弧を
中心とした２Ｌ／５（Ｌはチャネル長）の幅を持つ円弧
の帯状に含まれ、かつ、曲率半径ｒ１７（形状パラメー
タ）と不純物濃度（基板表面の不純物濃度）とが、図１
（ｂ）に示すような関係を持つところにある。これによ
って、チャネル長を短くしても、しきい値電圧の低下が
起こらず、微細な素子が実現できる。
１８であり、溝の底面を基準とし、接合深さが溝底面よ
りも上方に位置する時、Xj＜０であるとする。本実施例
の特徴は、溝の形状が、曲率半径ｒ１７を持った円弧を
中心とした２Ｌ／５（Ｌはチャネル長）の幅を持つ円弧
の帯状に含まれ、かつ、曲率半径ｒ１７（形状パラメー
タ）と不純物濃度（基板表面の不純物濃度）とが、図１
（ｂ）に示すような関係を持つところにある。これによ
って、チャネル長を短くしても、しきい値電圧の低下が
起こらず、微細な素子が実現できる。
【００１９】次に、本発明に基づくデバイスの製造方法
の一例を示す。図１において、ｐ型シリコン基板１０に
レジストでパターニングし、シリコンエッチングを行な
って、所望の形状にエッチングし、レジストを除去す
る。次に、熱酸化法により、溝の表面にゲート酸化膜１
６を成長させ、この上にゲート電極１５となる、例えば
不純物を含んだ多結晶シリコンを導電層として堆積す
る。そして、基板表面のゲート多結晶シリコンをエッチ
ング除去し、ゲート酸化膜１６をエッチング除去する。
次に、イオン打ち込みで不純物を注入して、半導体の拡
散層１１、１２となる不純物層を形成する。その後、必
要によりアニールを行えば、不純物はシリコン基板１０
内に深く浸透し、接合深さXjは大きくなる。以上の手順
によって、本発明の半導体装置を完成する。
の一例を示す。図１において、ｐ型シリコン基板１０に
レジストでパターニングし、シリコンエッチングを行な
って、所望の形状にエッチングし、レジストを除去す
る。次に、熱酸化法により、溝の表面にゲート酸化膜１
６を成長させ、この上にゲート電極１５となる、例えば
不純物を含んだ多結晶シリコンを導電層として堆積す
る。そして、基板表面のゲート多結晶シリコンをエッチ
ング除去し、ゲート酸化膜１６をエッチング除去する。
次に、イオン打ち込みで不純物を注入して、半導体の拡
散層１１、１２となる不純物層を形成する。その後、必
要によりアニールを行えば、不純物はシリコン基板１０
内に深く浸透し、接合深さXjは大きくなる。以上の手順
によって、本発明の半導体装置を完成する。
【００２０】あるいは、ｐ型シリコン基板１０上に、素
子間分離酸化膜を形成した後、ソース電極１３およびド
レイン電極１４を多結晶シリコン膜で形成し、さらに酸
化膜を形成してパターニングする。この後、半導体装置
の拡散層１１、１２となる不純物層を、イオン打ち込み
で形成する。次に、異方性エッチングを行ない、ソース
１１及びドレイン１２に酸化膜の側壁を形成させる。次
に、酸化膜をマスクとしてシリコン異方性エッチングを
行ない、チャネル領域部分の不純物領域をエッチングす
る。この後、熱酸化を行なってゲート酸化膜１６を形成
する。さらに、ゲート酸化膜１６上から例えばボロンを
注入し、ｐ型不純物領域を形成してチャネルドープを行
なった後に、例えば多結晶シリコン膜を堆積させ、パタ
ーニングしてゲート電極１５を形成させる。上記の手順
によっても、本発明の半導体装置を作ることができる。
子間分離酸化膜を形成した後、ソース電極１３およびド
レイン電極１４を多結晶シリコン膜で形成し、さらに酸
化膜を形成してパターニングする。この後、半導体装置
の拡散層１１、１２となる不純物層を、イオン打ち込み
で形成する。次に、異方性エッチングを行ない、ソース
１１及びドレイン１２に酸化膜の側壁を形成させる。次
に、酸化膜をマスクとしてシリコン異方性エッチングを
行ない、チャネル領域部分の不純物領域をエッチングす
る。この後、熱酸化を行なってゲート酸化膜１６を形成
する。さらに、ゲート酸化膜１６上から例えばボロンを
注入し、ｐ型不純物領域を形成してチャネルドープを行
なった後に、例えば多結晶シリコン膜を堆積させ、パタ
ーニングしてゲート電極１５を形成させる。上記の手順
によっても、本発明の半導体装置を作ることができる。
【００２１】ここで、本実施例を詳しく説明するため
に、図７に種々のゲート構造を示し、図８に、構造（形
状）および基板濃度を変化させた時の、しきい値電圧の
実効チャネル長依存性のシミュレーション結果を示す。
従来から知られているように、従来の平面構造（ｃ）よ
りも溝型ゲート構造（ａ）、（ｂ）の方が、パンチスル
ーを抑えられるので、しきい値電圧の低下が起こりにく
いことがわかる。さらに、シミュレーションの結果、同
じ基板濃度及び拡散層不純物濃度分布を持っていても、
溝形状が異なるとしきい値電圧が変化し、溝の角の形状
の曲率半径ｒ１７が小さい（すなわち、直角に近い）方
が、しきい値電圧が高くなることが見い出された。
に、図７に種々のゲート構造を示し、図８に、構造（形
状）および基板濃度を変化させた時の、しきい値電圧の
実効チャネル長依存性のシミュレーション結果を示す。
従来から知られているように、従来の平面構造（ｃ）よ
りも溝型ゲート構造（ａ）、（ｂ）の方が、パンチスル
ーを抑えられるので、しきい値電圧の低下が起こりにく
いことがわかる。さらに、シミュレーションの結果、同
じ基板濃度及び拡散層不純物濃度分布を持っていても、
溝形状が異なるとしきい値電圧が変化し、溝の角の形状
の曲率半径ｒ１７が小さい（すなわち、直角に近い）方
が、しきい値電圧が高くなることが見い出された。
【００２２】さらに注目すべきことは、図７（ａ）に示
す構造を持つ溝型ゲートトランジスタにおいて、基板濃
度が1×1017/cm3では、チャネル長が小さくなるにつれ
て、しきい値電圧が若干低下してくるのに比べ、基板濃
度が8×1017/cm3では、逆に、チャネル長が小さくなる
につれてしきい値電圧が増加してくる。以上のことか
ら、ある溝形状が決まっている時、基板濃度を変化させ
ることにより、しきい値電圧は、チャネル長が小さくな
っても変化しない理想的な値になることがわかる。ま
た、従来は、不純物濃度を制御することにより、所望の
しきい値電圧を得ていたが、溝形状を変化させることに
よっても、しきい値電圧を制御できることがわかった。
ここで、曲率半径ｒ１７が大きい方がドレイン近傍の電
界が緩和され、ホットエレクトロンの発生が減少する。
す構造を持つ溝型ゲートトランジスタにおいて、基板濃
度が1×1017/cm3では、チャネル長が小さくなるにつれ
て、しきい値電圧が若干低下してくるのに比べ、基板濃
度が8×1017/cm3では、逆に、チャネル長が小さくなる
につれてしきい値電圧が増加してくる。以上のことか
ら、ある溝形状が決まっている時、基板濃度を変化させ
ることにより、しきい値電圧は、チャネル長が小さくな
っても変化しない理想的な値になることがわかる。ま
た、従来は、不純物濃度を制御することにより、所望の
しきい値電圧を得ていたが、溝形状を変化させることに
よっても、しきい値電圧を制御できることがわかった。
ここで、曲率半径ｒ１７が大きい方がドレイン近傍の電
界が緩和され、ホットエレクトロンの発生が減少する。
【００２３】以上のことを踏まえ、パラメータとして、
曲率半径ｒ１７と基板表面の不純物濃度を選び、それら
の対応関係が、図１（ｂ）のような関係を有すれば、構
造を微細化してもしきい値電圧の変化せず動作可能であ
るデバイスを得ることができる。
曲率半径ｒ１７と基板表面の不純物濃度を選び、それら
の対応関係が、図１（ｂ）のような関係を有すれば、構
造を微細化してもしきい値電圧の変化せず動作可能であ
るデバイスを得ることができる。
【００２４】また、接合深さXjがXj＞０である時、チャ
ネル長が小さくなれば、ソースおよびドレイン接合での
空乏層の伸びの接触によりパンチスルーが起こり、しき
い値電圧は必ず低下してしまうが、設計上必要とするチ
ャネル長が、図６に示すしきい値電圧のチャネル長依存
性における最小チャネル長 Lmin.６３より大きいことを
満たされていれば、接合深さXj＞０でも可能である。
ネル長が小さくなれば、ソースおよびドレイン接合での
空乏層の伸びの接触によりパンチスルーが起こり、しき
い値電圧は必ず低下してしまうが、設計上必要とするチ
ャネル長が、図６に示すしきい値電圧のチャネル長依存
性における最小チャネル長 Lmin.６３より大きいことを
満たされていれば、接合深さXj＞０でも可能である。
【００２５】また、ゲート底面よりも奥深い部分の基板
濃度が高くなっている場合、パンチスルーはより抑えら
れる。
濃度が高くなっている場合、パンチスルーはより抑えら
れる。
【００２６】また、Xj＜０、かつ、Xjの絶対値が大きく
なるに従って、チャネル長が小さくなることによるしき
い値電圧の低下は、さらに抑えられる。
なるに従って、チャネル長が小さくなることによるしき
い値電圧の低下は、さらに抑えられる。
【００２７】上述の実施例では、溝ゲートの形状は、曲
率半径ｒ１７によって定義されたが、以下のような方法
でも定義できる。図２に、本発明の他の実施例を示す。
本実施例では、形状を表わすパラメータとして、ゲート
の底部に接しかつ半造体基板表面に平行な直線と、チャ
ネルの形成される部分におけるソース及びドレイン端か
ら基板底面への垂線と、溝の角の部分に接する直線が形
成する直角三角形を用いる。本実施例は、この直角三角
形の直角を挾んだ二辺の和の平均（ａ＋ｂ）／２（形状
パラメータ）と、不純物濃度が、図１（ｂ）のような関
係を有するところに特徴がある。溝の角に斜辺が接する
直角三角形はいくつか考えられるが、角の部分の両端を
除外するため、本実施例では、直角三角形の面積が最大
となるａ、ｂを採用している。このような方法を用いれ
ば、前述の実施例と同様に、チャネル長を短くしても、
しきい値電圧の低下が起こらず、微細な素子が実現でき
る。
率半径ｒ１７によって定義されたが、以下のような方法
でも定義できる。図２に、本発明の他の実施例を示す。
本実施例では、形状を表わすパラメータとして、ゲート
の底部に接しかつ半造体基板表面に平行な直線と、チャ
ネルの形成される部分におけるソース及びドレイン端か
ら基板底面への垂線と、溝の角の部分に接する直線が形
成する直角三角形を用いる。本実施例は、この直角三角
形の直角を挾んだ二辺の和の平均（ａ＋ｂ）／２（形状
パラメータ）と、不純物濃度が、図１（ｂ）のような関
係を有するところに特徴がある。溝の角に斜辺が接する
直角三角形はいくつか考えられるが、角の部分の両端を
除外するため、本実施例では、直角三角形の面積が最大
となるａ、ｂを採用している。このような方法を用いれ
ば、前述の実施例と同様に、チャネル長を短くしても、
しきい値電圧の低下が起こらず、微細な素子が実現でき
る。
【００２８】以上、それぞれの実施例では、ｎチャネル
型を例にとり説明したが、ｐチャネル型でも同様なこと
が言える。
型を例にとり説明したが、ｐチャネル型でも同様なこと
が言える。
【００２９】また、図５に示すように電流の流れるチャ
ネルが形成される部分の垂直方向に対する角度θ５０を
変化させれば、電流の流れ易さも変化する。角度θ５０
が小さくなるに従って、電流は流れにくくなり、短チャ
ネル効果が抑えられる。
ネルが形成される部分の垂直方向に対する角度θ５０を
変化させれば、電流の流れ易さも変化する。角度θ５０
が小さくなるに従って、電流は流れにくくなり、短チャ
ネル効果が抑えられる。
【００３０】次に、図１、２の実施例による半導体装置
での溝の形状を制御する方法について説明する。曲率半
径ｒ１７は、マイクロ波プラズマエッチングで、エッチ
ングガスの流量をコントロールすることにより制御でき
る。例えば、圧力10mtorr、温度-130℃で、ＳＦ6ガスの
流量を５〜５０ccの間で変化させれば、ＳＦ6が５ccな
らば、曲率半径ｒは０.００５μｍ、ＳＦ6が２５ccなら
ば、曲率半径ｒは０.０２μｍの溝が形成される。すな
わち、ＳＦ6ガスの流量を多くするほど、大きな曲率半
径ｒ１７が得られる。また、常温でＣｌ2ガスを用いて
エッチングすれば、曲率半径ｒがほぼ０の溝が得られ
る。
での溝の形状を制御する方法について説明する。曲率半
径ｒ１７は、マイクロ波プラズマエッチングで、エッチ
ングガスの流量をコントロールすることにより制御でき
る。例えば、圧力10mtorr、温度-130℃で、ＳＦ6ガスの
流量を５〜５０ccの間で変化させれば、ＳＦ6が５ccな
らば、曲率半径ｒは０.００５μｍ、ＳＦ6が２５ccなら
ば、曲率半径ｒは０.０２μｍの溝が形成される。すな
わち、ＳＦ6ガスの流量を多くするほど、大きな曲率半
径ｒ１７が得られる。また、常温でＣｌ2ガスを用いて
エッチングすれば、曲率半径ｒがほぼ０の溝が得られ
る。
【００３１】次に、図５における角度θ５０を制御する
方法について説明する。角度θ５０の制御は、マイクロ
波プラズマエッチングで、Ｏ2を添加したＣｌ2ガスをエ
ッチングガスとし、Ｏ2とＣｌ2の濃度比を調節すること
により実現される。例えば、圧力10mtorr、常温で、Ｃ
ｌ2とＯ2の濃度比が、Ｃｌ2：Ｏ2＝１７：３のとき、角
度θは７°となり、Ｃｌ2：Ｏ2＝２０：０ならば、角度
θは０°となる。すなわち、Ｏ2の濃度比が多くなるに
従って、角度θは大きくなる。
方法について説明する。角度θ５０の制御は、マイクロ
波プラズマエッチングで、Ｏ2を添加したＣｌ2ガスをエ
ッチングガスとし、Ｏ2とＣｌ2の濃度比を調節すること
により実現される。例えば、圧力10mtorr、常温で、Ｃ
ｌ2とＯ2の濃度比が、Ｃｌ2：Ｏ2＝１７：３のとき、角
度θは７°となり、Ｃｌ2：Ｏ2＝２０：０ならば、角度
θは０°となる。すなわち、Ｏ2の濃度比が多くなるに
従って、角度θは大きくなる。
【００３２】また、本発明の溝型ゲートトランジスタ
を、ＤＲＡＭ、ＳＲＡＭ等のメモリセルに組み込むこと
が可能である。図３を用いて、本発明の溝型ゲートトラ
ンジスタの積層容量型セルへの適用について説明する。
例えば、図３に示されているように、基板上の絶縁膜３
４と、その側壁絶縁膜３７をマスクとして基板１０に溝
３５を掘り、溝型ゲートトランジスタを形成する。ここ
で、電荷蓄積キャパシタ３１、３２、３３は、ワード電
極１５の上にまで延在しているので、単純な平面構造と
比較して、蓄積容量を増加させることができる。３０は
素子間分離酸化膜、１６はゲート酸化膜、３６は酸化
膜、１１は拡散層、３８は層間絶縁膜用の酸化膜、３９
はデータ線、２７は層間絶縁膜、２９は酸化膜である。
金属配線２８は、ゲート電極１５の抵抗を下げるために
使われ、ここでは図示されていない所で、ゲート電極に
接続されている。本実施例のように、溝型ゲートトラン
ジスタをメモリセルに適用すれば、微細化が実現される
と共に、高信頼性が得られる。次に、図４を用いて、他
の実施例を説明する。図４（ａ）は、本発明の一実施例
による半導体装置の斜視図であり、図４（ｂ）は同図
（ａ）のＡ−Ａ線での断面図である。シリコン基板４０
の溝部分にゲート酸化膜４６を介してゲート電極４５が
ある。電子の流れるチャネル４７はゲート電極４５の底
面に形成され、電子はｙ軸方向に、ソース４１とドレイ
ン４２の間を流れる。４３はソース電極、４４はドレイ
ン電極である。ここで、チャネル幅Ｗ４８は、量子細線
程度の寸法を持ち、電子は従来の量子細線トランジスタ
と同様に、電子は散乱の影響をほとんど受けることがな
く、一方向にのみ運動する。
を、ＤＲＡＭ、ＳＲＡＭ等のメモリセルに組み込むこと
が可能である。図３を用いて、本発明の溝型ゲートトラ
ンジスタの積層容量型セルへの適用について説明する。
例えば、図３に示されているように、基板上の絶縁膜３
４と、その側壁絶縁膜３７をマスクとして基板１０に溝
３５を掘り、溝型ゲートトランジスタを形成する。ここ
で、電荷蓄積キャパシタ３１、３２、３３は、ワード電
極１５の上にまで延在しているので、単純な平面構造と
比較して、蓄積容量を増加させることができる。３０は
素子間分離酸化膜、１６はゲート酸化膜、３６は酸化
膜、１１は拡散層、３８は層間絶縁膜用の酸化膜、３９
はデータ線、２７は層間絶縁膜、２９は酸化膜である。
金属配線２８は、ゲート電極１５の抵抗を下げるために
使われ、ここでは図示されていない所で、ゲート電極に
接続されている。本実施例のように、溝型ゲートトラン
ジスタをメモリセルに適用すれば、微細化が実現される
と共に、高信頼性が得られる。次に、図４を用いて、他
の実施例を説明する。図４（ａ）は、本発明の一実施例
による半導体装置の斜視図であり、図４（ｂ）は同図
（ａ）のＡ−Ａ線での断面図である。シリコン基板４０
の溝部分にゲート酸化膜４６を介してゲート電極４５が
ある。電子の流れるチャネル４７はゲート電極４５の底
面に形成され、電子はｙ軸方向に、ソース４１とドレイ
ン４２の間を流れる。４３はソース電極、４４はドレイ
ン電極である。ここで、チャネル幅Ｗ４８は、量子細線
程度の寸法を持ち、電子は従来の量子細線トランジスタ
と同様に、電子は散乱の影響をほとんど受けることがな
く、一方向にのみ運動する。
【００３３】本実施例は、溝の形状効果により、電子を
ゲート電極４５の底面に閉じ込め、量子細線トランジス
タを形成するところに特徴があり、これによりＭＯＳト
ランジスタの高速化が図れる。さらに、従来の量子細線
トランジスタに比べ、作製が容易であるとともに、高集
積化も可能である。
ゲート電極４５の底面に閉じ込め、量子細線トランジス
タを形成するところに特徴があり、これによりＭＯＳト
ランジスタの高速化が図れる。さらに、従来の量子細線
トランジスタに比べ、作製が容易であるとともに、高集
積化も可能である。
【００３４】ここで、本実施例を説明するために、図９
に、溝型ゲート構造での電子密度分布を示す。実効チャ
ネル長は０.１６μｍ、基板濃度は8×1017/cm3、ドレイ
ン電圧は1.5Ｖであり、電流が１０ｎＡ流れているとき
の様子である。ここで、注目すべきことは、溝のかどの
部分よりも溝の底面中心部分の方が、電子密度が高くな
っていることである。即ち、溝型ゲート構造では、ゲー
ト底面に電子を蓄積させることができる。この現象は、
溝形状の曲率半径ｒが小さいほうが、また、基板濃度が
高いほうが、顕著に現われる。さらに、Ｗ４８を量子細
線程度の寸法とすれば、電子をｙ軸方向に一次元で閉じ
込め、一次元運動をさせたトランジスタを作ることがで
きる。以上のような形状の効果によって、本実施例の半
導体装置を作ることができ、トランジスタの高速化が図
れる。
に、溝型ゲート構造での電子密度分布を示す。実効チャ
ネル長は０.１６μｍ、基板濃度は8×1017/cm3、ドレイ
ン電圧は1.5Ｖであり、電流が１０ｎＡ流れているとき
の様子である。ここで、注目すべきことは、溝のかどの
部分よりも溝の底面中心部分の方が、電子密度が高くな
っていることである。即ち、溝型ゲート構造では、ゲー
ト底面に電子を蓄積させることができる。この現象は、
溝形状の曲率半径ｒが小さいほうが、また、基板濃度が
高いほうが、顕著に現われる。さらに、Ｗ４８を量子細
線程度の寸法とすれば、電子をｙ軸方向に一次元で閉じ
込め、一次元運動をさせたトランジスタを作ることがで
きる。以上のような形状の効果によって、本実施例の半
導体装置を作ることができ、トランジスタの高速化が図
れる。
【００３５】
【発明の効果】本発明によれば、溝の形状と不純物濃度
を調節することにより、チャネル長を小さくしても、し
きい値電圧が低下しない理想的な特性を得ることができ
るので、トランジスタの微細化及び高集積化が可能であ
る。
を調節することにより、チャネル長を小さくしても、し
きい値電圧が低下しない理想的な特性を得ることができ
るので、トランジスタの微細化及び高集積化が可能であ
る。
【００３６】また、ゲート底面に電子を閉じ込め、一次
元方向に運動をさせた場合には、トランジスタが高速化
され、デバイスの作製が容易であり、かつ、高集積化が
可能な量子細線トランジスタが可能となる。
元方向に運動をさせた場合には、トランジスタが高速化
され、デバイスの作製が容易であり、かつ、高集積化が
可能な量子細線トランジスタが可能となる。
【図１】本発明による一実施例を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】ＤＲＡＭセルとして用いたときの、本発明によ
る半導体装置の断面図である。
る半導体装置の断面図である。
【図４】本発明の別の実施例を示す図である。（ａ）
は、本発明の他の実施例による半導体装置の斜視図であ
り、（ｂ）は、（ａ）のＡ−Ａ線の断面図である。
は、本発明の他の実施例による半導体装置の斜視図であ
り、（ｂ）は、（ａ）のＡ−Ａ線の断面図である。
【図５】本発明の他の実施例を示す図である。
【図６】しきい値電圧の実効チャネル長依存性を示す特
性図である。
性図である。
【図７】しきい値電圧における実効チャネル長を示す特
性図である。
性図である。
【図８】本発明を説明するためのしきい値電圧の実効チ
ャネル長依存性を示す特性図である。
ャネル長依存性を示す特性図である。
【図９】本発明を説明するための溝型ゲートＭＯＳトラ
ンジスタの断面内での電子密度分布を示す説明図であ
る。
ンジスタの断面内での電子密度分布を示す説明図であ
る。
【図１０】従来の平面構造を持つＭＯＳトランジスタを
示す断面構造である。
示す断面構造である。
【図１１】従来の溝型ゲート構造を持つＭＯＳトランジ
スタを示す断面構造である。
スタを示す断面構造である。
１０…ｐ型シリコン基板、１１…ソース拡散層、１２…
ドレイン拡散層、１３…ソース電極、１４…ドレイン電
極、１５…ゲート電極、１６…酸化膜、１７…曲率半径
ｒ、１８…接合深さXj、２７…層間絶縁膜、２８…金属
配線、２９…酸化膜、３０…素子間分離酸化膜、３１…
電荷蓄積キャパシタ、３２…電荷蓄積キャパシタ、３３
…電荷蓄積キャパシタ、３４…絶縁膜、３５…溝、３６
…酸化膜、３７…側壁絶縁膜、３８…層間絶縁膜用の酸
化膜、３９…データ線、４０…シリコン基板、４１…ソ
ース拡散層、４２…ドレイン拡散層、４３…ソース電
極、４４…ドレイン電極、４５…ゲート電極、４６…ゲ
ート絶縁膜、４７…チャネル、４８…チャネル幅、５０
…角度θ、６０…理想的なしきい値電圧特性、６１…従
来の溝型ゲートトランジスタのしきい値電圧特性、６２
…従来の平面構造のしきい値電圧特性、６３…最小チャ
ネル長Lmin.、９０…実効チャネル長、９１…空乏層、
９２…パンチスルー電流。
ドレイン拡散層、１３…ソース電極、１４…ドレイン電
極、１５…ゲート電極、１６…酸化膜、１７…曲率半径
ｒ、１８…接合深さXj、２７…層間絶縁膜、２８…金属
配線、２９…酸化膜、３０…素子間分離酸化膜、３１…
電荷蓄積キャパシタ、３２…電荷蓄積キャパシタ、３３
…電荷蓄積キャパシタ、３４…絶縁膜、３５…溝、３６
…酸化膜、３７…側壁絶縁膜、３８…層間絶縁膜用の酸
化膜、３９…データ線、４０…シリコン基板、４１…ソ
ース拡散層、４２…ドレイン拡散層、４３…ソース電
極、４４…ドレイン電極、４５…ゲート電極、４６…ゲ
ート絶縁膜、４７…チャネル、４８…チャネル幅、５０
…角度θ、６０…理想的なしきい値電圧特性、６１…従
来の溝型ゲートトランジスタのしきい値電圧特性、６２
…従来の平面構造のしきい値電圧特性、６３…最小チャ
ネル長Lmin.、９０…実効チャネル長、９１…空乏層、
９２…パンチスルー電流。
フロントページの続き (72)発明者 野田 浩正 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井原 茂男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 後藤 康 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (4)
- 【請求項１】半導体基板中にゲート電極を挾んでソース
及びドレイン拡散層を有した溝型ゲートトランジスタに
おいて、その溝の角の形状が曲率半径ｒ±Ｌ／５（Ｌは
チャネル長）を持つ同心円中に含まれ、かつ、曲率半径
ｒ（形状パラメータ）と不純物濃度が、図１（ｂ）のよ
うな関係を有することを特徴とする半導体装置。 - 【請求項２】半導体基板中にゲート電極を挾んでソース
及びドレイン拡散層を有した溝型ゲートトランジスタに
おいて、半導体基板表面に平行でゲートの底部に接した
直線と、チャネルの形成される部分におけるソース及び
ドレイン端から基板底面への垂線と、溝の角の部分に接
する直線が形成する直角三角形の、直角を挾んだ二辺の
和の平均（ａ＋ｂ）／２（形状パラメータ）と、不純物
濃度の関係が、図１（ｂ）のような関係を有することを
特徴とする半導体装置。 - 【請求項３】請求項１、あるいは２記載の半導体装置と
電荷蓄積用キャパシタとの組み合わせからなる半導体装
置。 - 【請求項４】半導体基板中に溝型のゲートを有し、その
溝の底部に電子を閉じ込めることにより、半導体基板中
に電子を一次元方向に運動させることを特徴とする半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223842A JPH0677480A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置 |
| US08/105,330 US5408116A (en) | 1992-08-24 | 1993-08-09 | Grooved gate transistor having source and drain diffused layers with specified groove corner shape |
| KR93015656A KR970006537B1 (en) | 1992-08-24 | 1993-08-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223842A JPH0677480A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677480A true JPH0677480A (ja) | 1994-03-18 |
Family
ID=16804582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223842A Pending JPH0677480A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5408116A (ja) |
| JP (1) | JPH0677480A (ja) |
| KR (1) | KR970006537B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078004A (ja) * | 2001-08-31 | 2003-03-14 | Sony Corp | 半導体装置およびその製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
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| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US6614074B2 (en) * | 1998-06-05 | 2003-09-02 | International Business Machines Corporation | Grooved planar DRAM transfer device using buried pocket |
| US6465842B2 (en) | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
| US6426175B2 (en) | 1999-02-22 | 2002-07-30 | International Business Machines Corporation | Fabrication of a high density long channel DRAM gate with or without a grooved gate |
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| US7098105B2 (en) * | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
| US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| US7476920B2 (en) * | 2004-12-15 | 2009-01-13 | Infineon Technologies Ag | 6F2 access transistor arrangement and semiconductor memory device |
| US20070166972A1 (en) * | 2005-12-29 | 2007-07-19 | Young-Tack Park | Semiconductor device and manufacturing method |
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| US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
| US11094811B2 (en) * | 2019-04-19 | 2021-08-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508483A (ja) * | 1973-05-21 | 1975-01-28 | ||
| US4324038A (en) * | 1980-11-24 | 1982-04-13 | Bell Telephone Laboratories, Incorporated | Method of fabricating MOS field effect transistors |
| US4830975A (en) * | 1983-01-13 | 1989-05-16 | National Semiconductor Corporation | Method of manufacture a primos device |
| US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
| JPS63294478A (ja) * | 1987-05-27 | 1988-12-01 | 富士電機株式会社 | 冷凍冷蔵ショ−ケ−ス |
| JPH02101774A (ja) * | 1988-10-11 | 1990-04-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03283670A (ja) * | 1990-03-30 | 1991-12-13 | Fuji Electric Co Ltd | Ｍｏｓトランジスタ |
-
1992
- 1992-08-24 JP JP4223842A patent/JPH0677480A/ja active Pending
-
1993
- 1993-08-09 US US08/105,330 patent/US5408116A/en not_active Expired - Lifetime
- 1993-08-13 KR KR93015656A patent/KR970006537B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970006537B1 (en) | 1997-04-29 |
| US5408116A (en) | 1995-04-18 |
| KR940004857A (ko) | 1994-03-16 |
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