RU2197769C2 - Моп-транзистор с высоким быстродействием и с высокой производительностью и способ его изготовления - Google Patents

Моп-транзистор с высоким быстродействием и с высокой производительностью и способ его изготовления Download PDF

Info

Publication number
RU2197769C2
RU2197769C2 RU98121328/28A RU98121328A RU2197769C2 RU 2197769 C2 RU2197769 C2 RU 2197769C2 RU 98121328/28 A RU98121328/28 A RU 98121328/28A RU 98121328 A RU98121328 A RU 98121328A RU 2197769 C2 RU2197769 C2 RU 2197769C2
Authority
RU
Russia
Prior art keywords
impurity
type
layer
impurity layer
depth
Prior art date
Application number
RU98121328/28A
Other languages
English (en)
Other versions
RU98121328A (ru
Inventor
Хюн-Сик Ким
Хеон-Йонг Син
Соо-Чеол Ли
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU98121328A publication Critical patent/RU98121328A/ru
Application granted granted Critical
Publication of RU2197769C2 publication Critical patent/RU2197769C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Использование в области производства полупроводниковых приборов. Сущность изобретения: МОП-транзистор содержит полупроводниковую подложку, допированную примесью первого типа проводимости, изолирующий слой затвора, сформированный на полупроводниковой подложке, электроды затвора, сформированные на изолирующем слое затвора, и слой диэлектрика, сформированный путем поверхностного окисления электродов затвора. На боковой стенке электродов затвора формируется первая прокладка, а вторая прокладка формируется на наклонной боковой стенке. Первый слой примеси с низкой концентрацией формируется на первой глубине посредством примеси второго типа проводимости, внедренной в полупроводниковую подложку вблизи ее поверхности так, чтобы он начинал сходить на нет на краю электрода затвора. Второй слой примеси со средней концентрацией формируется на второй глубине, большей по сравнению с первой, посредством примеси второго типа проводимости, внедренной в полупроводниковую подложку вблизи ее поверхности. Третий слой примеси, имеющий более высокую концентрацию примеси, чем полупроводник, формируется на третьей глубине для окружения второго слоя примеси со средней концентрацией посредством примеси первого типа проводимости, внедренной в полупроводниковую подложку вблизи ее поверхности так, чтобы он начал сходить на нет на краю первой прокладки. Четвертый слой примеси с высокой концентрацией формируется на четвертой глубине, большей, чем третья глубина, посредством примеси второго типа проводимости, внедренной в полупроводниковую подложку вблизи ее поверхности так, чтобы он начал сходить на нет на краю второй прокладки. Техническим результатом изобретения является создание МОП-транзистора, обладающего высоким быстродействием и высокой производительностью, в котором предотвращен эффект короткого канала, обусловленный миниатюризацией. 2 с. и 23 з.п. ф-лы, 6 ил.

Description

Область техники
Изобретение касается МОП-транзистора и способа его изготовления, благодаря чему можно подавлять эффект короткого канала, обусловленный миниатюризацией устройства, и поддерживать высокое быстродействие.
Предшествующий уровень техники
Благодаря ускоренному прогрессу в области производства полупроводниковых приборов такие устройства, как МОП-транзисторы, удалось миниатюризировать до размеров порядка четверти микрона. В результате определенные явления, включая эффект короткого канала, могут влиять на характеристики устройств.
Эффект короткого канала сводится к снижению порогового напряжения транзистора при уменьшении длины канала. Пороговое напряжение транзистора малых размеров, т. е. имеющего длину канала меньше 0,4 мкм, уменьшается экспоненциально с уменьшением длины канала. Эффект имеет место потому, что более короткий канал имеет относительно большой участок своей активной области, находящийся под влиянием напряжения стока, в сравнении с участком, находящимся под влиянием напряжения затвора.
Эффект можно несколько смягчать, задавая минимальный размер транзистора, который был бы больше, чем размер транзистора, имеющего минимально приемлемые характеристики порогового напряжения.
Эффект короткого канала можно представить с помощью модели одномерного заряда. Кроме того, точная модель для объяснения эффекта короткого канала была реализована при помощи анализа численного значения согласно снижению двумерного потенциального барьера.
Были реализованы различные подходы к сглаживанию эффекта короткого канала. Например, можно уменьшить толщину оксидного слоя затвора, максимальную ширину обедненного слоя под затвором и плотность примеси в подложке. Для подавления эффекта важно также формировать неглубокий переход.
Соответственно, в области сверхвысокой интеграции (СВИ) был представлен подход неглубокого ионного внедрения. Кроме того, неглубокие переходы могут быть реализованы путем использования процесса отжига с быстрым нагревом (ОБН) для тепловой обработки. Результатом этих методик явились первые шаги, которые МОП-транзистор с коротким каналом делает на пути внедрения в массовое производство.
Однако вместо того, чтобы внедрять методики формирования неглубокого перехода, многие считают, что общепринятые методики для неглубокого перехода достигли пределов своей применимости к массовому производству устройств высокой плотности и высокой степени интеграции, в частности, тех устройств, размеры которых достигают четверти микрона.
Стандартный МОП-транзистор обычно снабжается структурой легко допированного стока (ЛДС). Такую структуру ЛДС наносят на среднедопированный сток (СДС) в структуре неглубокого перехода. Структура СДС по сравнению с ЛДС улучшила характеристики устройства благодаря увеличению уровня примеси области ЛДС от 1•1014см-2 до 1•1015см-2. Однако проблема в том, что эффект короткого канала, обусловленный созданием короткого канала, вызван, главным образом, возрастанием уровня допирования в области СДС.
Краткое изложение существа изобретения
В основу настоящего изобретения поставлена задача создания МОП-транзистора, обладающего высоким быстродействием и высокой производительностью, а также способа его изготовления, который позволит предотвратить эффект короткого канала, обусловленный миниатюризацией устройства.
В соответствии с настоящим изобретением разработан МОП-транзистор. Согласно изобретению транзистор включает полупроводниковую подложку, допированную примесью первого типа проводимости, изолирующий слой затвора, сформированный на полупроводниковой подложке, электроды затвора, сформированные на изолирующем слое затвора, и слой диэлектрика, сформированный на электроде затвора. Вокруг электродов затвора формируется первая прокладка, а на первой боковой стенке первой прокладки формируется вторая прокладка. Первый слой примеси с низкой концентрацией формируется на первой глубине путем внедрения примеси второго типа проводимости в полупроводниковую подложку так, чтобы он начинал сходить на нет на краю электрода затвора. Второй слой примеси со средней концентрацией формируется на второй глубине, большей по сравнению с первой, путем внедрения примеси второго типа проводимости в полупроводниковую подложку так, чтобы он начинал сходить на нет на краю первой прокладки. Третий слой примеси, имеющий более высокую концентрацию примеси, чем полупроводник, формируется на третьей глубине для окружения второго слоя примеси со средней концентрацией путем внедрения примеси первого типа проводимости в полупроводниковую подложку так, чтобы он начинал сходить на нет на краю первой прокладки. Четвертый слой примеси с высокой концентрацией формируется на четвертой глубине, большей, чем третья глубина, путем внедрения примеси второго типа проводимости в полупроводниковую подложку так, чтобы он начинал сходить на нет на краю второй прокладки.
Дополнительно, согласно другому аспекту настоящего изобретения предлагается способ изготовления МОП-транзистора. Способ включает формирование изолирующего слоя затвора, допированного примесью первого типа проводимости, формирование электродов затвора на изолирующем слое затвора и формирование слоя диэлектрика на электродах затвора. Способ дополнительно включает формирование первого примесного слоя с низкой концентрацией, имеющего первую глубину, путем внедрения в полупроводниковую подложку примеси первого типа проводимости так, чтобы он начинал сходить на нет на краю электродов затвора. На боковой стенке электродов затвора формируется первая прокладка. Второй примесный слой со средней концентрацией формируется на второй глубине, большей по сравнению с первой глубиной, путем внедрения в полупроводниковую подложку примеси второго типа проводимости. Третий примесный слой с более высокой, чем в полупроводнике, концентрацией примеси формируется на третьей глубине для окружения второго примесного слоя со средней концентрацией путем внедрения в полупроводниковую подложку примеси первого типа проводимости так, чтобы он начинал сходить на нет на краю первой прокладки. Вторая прокладка формируется на боковой стенке первой прокладки, и четвертый примесный слой формируется на четвертой глубине, большей по сравнению с третьей глубиной, путем внедрения в полупроводниковую подложку примеси второго типа проводимости так, чтобы он начинал сходить на нет на краю второй прокладки.
Краткое описание чертежей
Ниже приводится описание конкретных вариантов осуществления изобретения со ссылками на сопровождающие чертежи, на которых:
фиг. 1 изображает структуру МОП-транзистора (поперечное сечение) с высоким быстродействием и с высокой производительностью, согласно изобретению,
фиг. 2-6 изображают МОП-транзистор (поперечное сечение) на разных этапах осуществления способа изготовления МОП-транзистора, согласно изобретению.
Подробное описание преимущественного варианта осуществления изобретения
На фиг.1 представлено схематическое изображение поперечного сечения одного из вариантов осуществления МОП-транзистора. МОП-транзистор, согласно изобретению, содержит полупроводниковую подложку 10, которая может быть допирована примесью Р-типа (первый тип проводимости). На полупроводниковой подложке 10 формируется изолирующий слой 12 затвора, и на изолирующем слое 12 затвора формируется электрод 14 затвора. На электроде 14 завтора формируется слой диэлектрика 16. Вокруг электрода 14 затвора формируется первая прокладка 18, а на первой боковой стенке первой прокладки 18 формируется вторая прокладка 20. Область ЛДС 22, т.е. первый примесный слой с низкой концентрацией, имеющий первую глубину, область СДС 24, т.е. второй примесный слой со средней концентрацией, имеющий вторую глубину, большую, чем первая глубина, карман 26 Р-типа, т.е. третий примесный слой, имеющий более высокую концентрацию примеси, чем концентрация примеси в полупроводниковой подложке 10, и область 28 истока/стока, т.е. четвертый слой с высокой концентрацией примеси, - все они формируются, как показано на фиг.1.
Область ЛДС 22 формируется путем внедрения примеси N-типа (второй тип проводимости) в полупроводниковую подложку 10 так, чтобы эта область начинала сходить на нет на краю электрода 14 затвора. Область СДС 24 формируется путем предоставления возможности примеси второго типа проводимости внедряться в полупроводниковую подложку 10 так, чтобы эта область начинала сходить на нет на краю первой прокладки 18. Карман 26 формируется путем внедрения примеси первого типа проводимости в полупроводниковую подложку 10 и этот карман имеет третью глубину, что позволяет ему окружать второй примесный слой 24. Область истока/стока 28 формируется путем внедрения примеси второго типа проводимости в полупроводниковую подложку 10 так, чтобы эта область начинала сходить на нет на краю второй прокладки 20.
Примесная область 30 образована посредством ионного внедрения, предназначена для предотвращения пробоя и контроля порогового напряжения в области канала. В одном из вариантов осуществления диэлектрический слой 16 электрода затвора 14 имеет толщину от 3 до 8 нм, первая прокладка 18 имеет ширину от 10 до 30 нм, а вторая прокладка 20 имеет ширину от 20 до 50 нм. Область ЛДС 22 может быть сформирована путем ионного внедрения, заданного в пределах от 1•1013 до 1•1014 см-2 для концентрации, от 15 до 30 кэВ для энергии и при угле наклона от 7 до 45 градусов. Область СДС 24 может быть сформирована путем ионного внедрения, заданного в пределах от 1•1014 до 1•1015 см-2 для концентрации, от 20 до 30 кэВ для энергии и при угле наклона от 7 до 45 градусов. Карман Р-типа 26 может быть сформирован путем ионного внедрения, заданного в пределах от 2•1012 до 2•1013 см-2 для концентрации, от 20 до 40 кэВ для энергии и при угле наклона от 7 до 45 градусов. Область истока/стока 28 может быть сформирована путем ионного внедрения, заданного в пределах от 1•1015 до 5•1015 см-2 для концентрации и от 10 до 50 кэВ для энергии.
Способ изготовления, согласно настоящему изобретению, описан со ссылками на фиг.2-6.
Согласно фиг. 2, на подложке 10 из полупроводника Р-типа формируется буферной оксидный слой толщиной около 15 нм. Затем осуществляются ионное внедрение для управления пороговым напряжением и ионное внедрение для предотвращения пробоя, чтобы сформировать примесный слой 30.
Впоследствии буферный оксидный слой удаляется, и на поверхности подложки 10 формируется изолирующий слой 12 затвора. На изолирующий слой 12 затвора осаждается поликристаллический кремний, который обрабатывается посредством фотолитографического процесса для формирования электрода затвора 14.
Согласно фиг. 3, поверхность электрода затвора 14, сформированного из поликристаллического кремния, подвергается окислению, и образуется слой диэлектрика 16 толщиной от 3 до 8 нм.
Как показано на фиг.4, первый примесный слой низкой концентрации, т.е. область ЛДС 22, формируется вблизи поверхности полупроводниковой подложки 10 путем осуществления ионного внедрения примеси второго типа проводимости, например мышьяка, при концентрации в пределах от 1•1015 до 1•1014 см-2, при энергии от 15 до 30 кэВ и угле наклона от 7 до 45 градусов так, чтобы этот слой начинал сходить на нет на краю поверхностно-окисленного электрода затвора 14.
Как показано на фиг.4, допускается взаимное перекрытие области ЛДС 22 и поликристаллического кремния затвора 14. При таком расположении, если вертикальный переход области ЛДС заходит за край поликристаллического кремния затвора 14 на глубину, большую 60 нм, возможно возникновение поверхностного пробоя. Соответственно, желательно формировать вертикальный переход области ЛДС 22 на глубине в пределах около 60 нм.
Согласно фиг.5, сначала на всю поверхность конечного продукта наносится изолирующий слой толщиной в пределах от 10 до 30 нм, а затем на боковой стенке электрода затвора 14 формируется первая прокладка 18 посредством процесса обратного травления.
Затем формируется слой примеси второго типа проводимости со средней концентрацией, имеющий вторую глубину, большую, чем первая глубина, т.е. область СДС 24, путем осуществления ионного внедрения примеси второго типа проводимости, например мышьяка или сурьмы, при концентрации в пределах от 1•1014 до 1•1014 см-2 энергии от 20 до 30 кэВ и угле наклона от 7 до 45 градусов так, чтобы этот слой начинал сходить на нет на краю первой прокладки 18.
Когда область СДС 24 и поликристаллический кремний затвора перекрывают друг друга, в полупроводниковой подложке 10 под краем поликристаллического кремния затвора возникает мощное электрическое поле. Это мощное электрическое поле вызывает эффект горячего носителя, тем самым приводя к ухудшению свойств устройства. Соответственно, область СДС 24 и поликристаллический кремний затвора формируются без перекрытия между ними в расширенной боковой области, и допускается такое увеличение глубины вертикального перехода области СДС 24, чтобы она стала толще области ЛДС 22. В этом случае паразитное сопротивление можно уменьшить в значительно большей степени, чем в том случае, когда глубина вертикального перехода области СДС 24 формируется при той же толщине, что и область ЛДС 22. Электрический ток возрастает так, что возрастает и стоковый ток насыщения.
После этого вблизи поверхности полупроводниковой подложки 10 формируется третий примесный слой, т.е. карман Р-типа 26. Карман Р-типа 26 имеет более высокую концентрацию примеси, чем концентрация примеси полупроводниковой подложки 10, и имеет третью глубину, охватывающую область СДС 24. Карман может быть сформирован путем ионного внедрения примеси первого типа проводимости, иными словами, примеси Р-типа при концентрации в пределах от 2•1012 до 2•1013 см-2, энергии от 20 до 40 кэВ и угле наклона от 7 до 45 градусов, причем он должен начинать сходить на нет на краю первой прокладки 18.
В случае, если бы область ЛДС 22 охватывалась боковой областью кармана Р-типа 26, концентрация примеси в области канала могла бы локально изменяться, приводя, тем самым, к изменению свойства порогового напряжения. Поэтому, согласно одного из вариантов осуществления, недопустимо, чтобы боковая область кармана Р-типа проникала внутрь, за пределы области ЛДС 22.
Кроме того, в случае, когда глубина вертикального перехода кармана Р-типа 26 сформирована большей, чем у области СДС 24, и, таким образом, область N+ охватывается им, нужно препятствовать расширению обедненной области, тем самым вызывая возрастание емкости перехода в области N+. Таким образом, согласно одному из вариантов осуществления, недопустимо, чтобы глубина вертикального перехода превышала глубину области СДС 24 и, соответственно, охватывала область N+.
Согласно фиг.6, сначала на всю поверхность конечного продукта наносится изолирующий слой толщиной в пределах от 50 до 100 нм, а затем на первой боковой стенке первой прокладки 18 формируется вторая прокладка 20 посредством процесса обратного травления. Затем, вблизи поверхности полупроводниковой подложки 10 формируется четвертый примесный слой, иными словами, область истока/стока 28, имеющая четвертую глубину, большую, чем третья глубина, путем ионного внедрения примеси второго типа проводимости, т.е. примеси N-типа, при концентрации в пределах от 2•l015 до 5•1015 см-2, энергии от 10 до 50 кэВ, так, чтобы он начинал сходить на нет на краю второй прокладки 20. Затем внедренную примесь можно активировать тепловой обработкой в течение 30 мин при температуре 1000oС с использованием методики ОБН.
Как описано выше, согласно настоящему изобретению, область СДС со средней концентрацией формируется между областью ЛДС с низкой концентрацией и областями истока и стока с высокой концентрацией. Горизонтальное сопротивление ЛДС можно уменьшить за счет области ЛДС, тем самым вызывая увеличение стокового тока насыщения и получая МОП-транзистор с высоким быстродействием и высокой производительностью. Кроме того, максимальное значение электрического поля в МОП-транзисторе размеров порядка четверти микрона можно уменьшить вокруг стоковой области края затвора с помощью области ЛДС. Дополнительное преимущество настоящего изобретения состоит также в том, что неглубокие переходы области ЛДС и области СДС формируются в вертикальном направлении, поскольку область СДС охватывается областью кармана Р-типа, и явление пробоя можно подавить с помощью области СДС и области исток/сток, тем самым, уменьшая эффект короткого канала.
Настоящее изобретение одинаково применимо к МОП-транзисторам с Р-каналом и к МОП-транзисторам с N-каналом. В случае МОП-транзистора с Р-каналом в качестве примеси для первого примесного слоя 22 может служить, например, бор или BF2, а в качестве примеси для второго примесного слоя 24 может соужить ВF2 или In.

Claims (25)

1. МОП-транзистор, содержащий полупроводниковую подложку, допированную примесью первого типа проводимости, изолирующий слой затвора, сформированный на полупроводниковой подложке, электрод затвора, сформированный на изолирующем слое затвора, слой диэлектрика, сформированный на электроде затвора, первую прокладку, сформированную на электроде затвора, вторую прокладку, сформированную на первой боковой стенке первой прокладки, первый примесный слой с низкой концентрацией, сформированный на первой глубине путем внедрения в полупроводниковую подложку примеси второго типа проводимости так, чтобы он начинал сходить на нет на краю электрода затвора, второй примесный слой со средней концентрацией, сформированный на второй глубине, большей по сравнению с первой, путем внедрения в полупроводниковую подложку примеси второго типа проводимости так, чтобы он начинал сходить на нет на краю первой прокладки, третий примесный слой, имеющий более высокую концентрацию примеси, чем полупроводник, сформированный на третьей глубине для окружения второго слоя примеси со средней концентрацией, путем внедрения в полупроводниковую подложку примеси первого типа проводимости так, чтобы он начинал сходить на нет на краю первой прокладки, и четвертый примесный слой с высокой концентрацией, сформированный на четвертой глубине, большей, чем третья глубина, путем внедрения в полупроводниковую подложку примеси второго типа проводимости так, чтобы он начинал сходить на нет на краю второй прокладки.
2. Транзистор по п. 1, в котором слой диэлектрика на электроде затвора имеет толщину от 3 до 8 нм.
3. Транзистор по п. 1, в котором первая прокладка имеет длину от 10 до 30 нм.
4. Транзистор по п. 1, в котором вторая прокладка имеет длину от 50 до 100 нм.
5. Транзистор по п. 1, в котором первым типом проводимости является Р-тип, а вторым типом проводимости является N-тип.
6. Транзистор по п. 1, в котором примесь первого примесного слоя содержит мышьяк.
7. Транзистор по п. 1, в котором примесь второго примесного слоя содержит мышьяк.
8. Транзистор по п. 1, в котором примесь второго примесного слоя содержит фосфор.
9. Транзистор по п. 1, в котором примесь третьего примесного слоя содержит бор.
10. Транзистор по п. 1, в котором примесь третьего примесного слоя содержит BF2.
11. Транзистор по п. 1, в котором примесь четвертого примесного слоя содержит мышьяк.
12. Транзистор по п. 1, в котором первым типом проводимости является N-тип, а вторым типом проводимости является Р-тип.
13. Транзистор по п. 12, в котором примесь первого примесного слоя содержит BF2.
14. Транзистор по п. 12, в котором примесь второго примесного слоя содержит BF2.
15. Транзистор по п. 12, в котором примесь третьего примесного слоя содержит фосфор.
16. Транзистор по п. 12, в котором примесь третьего примесного слоя содержит мышьяк.
17. Транзистор по п. 12, в котором примесь четвертого примесного слоя содержит BF2.
18. Транзистор по п. 1, в котором первый примесный слой перекрывает поликристаллический кремний затвора, заходя за край поликристаллического кремния затвора на глубину, меньшую 70 нм.
19. Транзистор по п. 1, в котором второй примесный слой в боковом направлении не заходит за край поликристаллического кремния затвора.
20. Транзистор по п. 1, в котором третий примесный слой служит для окружения второго примесного слоя, причем глубина его бокового распространения ограничена первым примесным слоем, глубина вертикального распространения третьей примеси ограничена глубиной четвертого примесного слоя, глубина бокового распространения четвертого примесного слоя ограничена толщиной прокладки.
21. Способ изготовления МОП-транзистора, заключающийся в том, что формируют изолирующий слой затвора на поверхности полупроводниковой подложки, допированной примесью первого типа проводимости, формируют электрод затвора на изолирующем слое затвора, формируют слой диэлектрика на электроде затвора, внедряют примесь второго типа проводимости в полупроводниковую подложку, чтобы она начинала сходить на нет на краю электродов затвора, тем, самым, формируют первый примесный слой с низкой концентрацией, имеющий первую глубину, формируют первую прокладку на боковой стенке электрода затвора, формируют второй примесный слой со средней концентрацией, имеющий вторую глубину, большую по сравнению с первой, путем внедрения в полупроводниковую подложку примеси второго типа проводимости, формируют третий примесный слой, имеющий более высокую концентрацию примеси, чем полупроводник, и имеющий третью глубину, для окружения второго слоя примеси со средней концентрацией, путем внедрения в полупроводниковую подложку примеси первого типа проводимости так, чтобы он начинал сходить на нет на краю первой прокладки, формируют вторую прокладку на боковой стенке первой прокладки и формируют четвертый примесный слой с высокой концентрацией, имеющий четвертую глубину, большую, чем третья глубина, путем внедрения в полупроводниковую подложку примеси второго типа проводимости так, чтобы он начинал сходить на нет на краю второй прокладки.
22. Способ по п. 21, в котором первый примесный слой формируют путем ионного внедрения при концентрации от 1•1013 до 1•1014 см-2, энергии от 15 до 30 кэВ и угле наклона от 7 до 45o.
23. Способ по п. 21, в котором второй примесный слой формируют путем ионного внедрения при концентрации от 1•1014 до 1•1015 см-2, энергии от 20 до 30 кэВ и угле наклона от 7 до 45o.
24. Способ по п. 21, в котором третий примесный слой формируют путем ионного внедрения при концентрации от 2•1012 до 2•1013 см-2, энергии от 20 до 40 кэВ и угле наклона от 7 до 45o.
25. Способ по п. 21, в котором третий примесный слой формируют путем ионного внедрения при концентрации от 1•1015 до 5•1015 см-2, энергии от 10 до 50 кэВ и угле наклона от 7 до 45o.
RU98121328/28A 1997-11-25 1998-11-24 Моп-транзистор с высоким быстродействием и с высокой производительностью и способ его изготовления RU2197769C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970062573A KR100260044B1 (ko) 1997-11-25 1997-11-25 고속/고성능 모스 트랜지스터 및 그 제조방법
KR97-62573 1997-11-25

Publications (2)

Publication Number Publication Date
RU98121328A RU98121328A (ru) 2000-08-27
RU2197769C2 true RU2197769C2 (ru) 2003-01-27

Family

ID=19525504

Family Applications (1)

Application Number Title Priority Date Filing Date
RU98121328/28A RU2197769C2 (ru) 1997-11-25 1998-11-24 Моп-транзистор с высоким быстродействием и с высокой производительностью и способ его изготовления

Country Status (7)

Country Link
US (2) US6274906B1 (ru)
JP (1) JPH11177083A (ru)
KR (1) KR100260044B1 (ru)
CN (1) CN1135634C (ru)
DE (1) DE19853441A1 (ru)
RU (1) RU2197769C2 (ru)
TW (1) TW407323B (ru)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374649B1 (en) * 2001-08-04 2003-03-03 Samsung Electronics Co Ltd Structure of semiconductor device and manufacturing method thereof
JP2003163220A (ja) 2001-11-28 2003-06-06 Mitsubishi Electric Corp 半導体装置の製造方法
US6882013B2 (en) * 2002-01-31 2005-04-19 Texas Instruments Incorporated Transistor with reduced short channel effects and method
KR100873814B1 (ko) * 2002-07-05 2008-12-11 매그나칩 반도체 유한회사 이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법
US6770932B2 (en) * 2002-07-10 2004-08-03 Kabushiki Kaisha Toshiba Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof
US6756276B1 (en) * 2002-09-30 2004-06-29 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
CN100383935C (zh) * 2002-11-22 2008-04-23 南亚科技股份有限公司 源极/漏极元件的制造方法
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
EP1524684B1 (en) * 2003-10-17 2010-01-13 Imec Method for providing a semiconductor substrate with a layer structure of activated dopants
JP2005136351A (ja) * 2003-10-31 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
KR100562303B1 (ko) * 2003-12-27 2006-03-22 동부아남반도체 주식회사 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR100596444B1 (ko) * 2003-12-31 2006-07-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
US20130105899A1 (en) * 2009-08-16 2013-05-02 Mediatek Inc. Input/output electrostatic discharge device with reduced junction breakdown voltage
US20110037121A1 (en) * 2009-08-16 2011-02-17 Tung-Hsing Lee Input/output electrostatic discharge device with reduced junction breakdown voltage
CN102054700B (zh) * 2009-11-10 2012-06-06 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的制造方法
CN102738000A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种超浅结形成方法
CN103531475A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件及其制造方法
JP2016207853A (ja) 2015-04-23 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US10784781B2 (en) * 2017-11-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5498555A (en) * 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
JP2735041B2 (ja) * 1995-07-28 1998-04-02 日本電気株式会社 半導体装置およびその製造方法
US5747373A (en) * 1996-09-24 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd. Nitride-oxide sidewall spacer for salicide formation
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
US5822242A (en) * 1997-03-05 1998-10-13 Macronix International Co, Ltd. Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor
TW332316B (en) * 1997-07-22 1998-05-21 Holtek Microelectronics Inc Manufacturing method of MOS transistor with adjustable source/drain extension area
US6096586A (en) * 1997-10-14 2000-08-01 Advanced Micro Devices, Inc. MOS device with self-compensating VaT -implants

Also Published As

Publication number Publication date
KR19990041898A (ko) 1999-06-15
KR100260044B1 (ko) 2000-07-01
US6461924B2 (en) 2002-10-08
CN1135634C (zh) 2004-01-21
DE19853441A1 (de) 1999-05-27
JPH11177083A (ja) 1999-07-02
US6274906B1 (en) 2001-08-14
CN1218298A (zh) 1999-06-02
US20010018255A1 (en) 2001-08-30
TW407323B (en) 2000-10-01

Similar Documents

Publication Publication Date Title
RU2197769C2 (ru) Моп-транзистор с высоким быстродействием и с высокой производительностью и способ его изготовления
US6100143A (en) Method of making a depleted poly-silicon edged MOSFET structure
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
US6525377B1 (en) Low threshold voltage MOS transistor and method of manufacture
US5536959A (en) Self-aligned charge screen (SACS) field effect transistors and methods
EP0676810A2 (en) Insulated gate field effect transistor and method of fabricating
KR890004981B1 (ko) 반도체 장치
JPH11261069A (ja) 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法
JPH09270466A (ja) 半導体装置及びその製造方法
JPH09181307A (ja) 半導体装置及びその製造方法
JPS61259576A (ja) 電界効果トランジスタ
US6352912B1 (en) Reduction of reverse short channel effects by deep implantation of neutral dopants
US6767778B2 (en) Low dose super deep source/drain implant
US6077736A (en) Method of fabricating a semiconductor device
US5212542A (en) Semiconductor device having at least two field effect transistors and method of manufacturing the same
US7011998B1 (en) High voltage transistor scaling tilt ion implant method
US5212106A (en) Optimizing doping control in short channel MOS
US6667512B1 (en) Asymmetric retrograde halo metal-oxide-semiconductor field-effect transistor (MOSFET)
US5215937A (en) Optimizing doping control in short channel MOS
EP1138073A1 (en) Integrated circuit
US6211023B1 (en) Method for fabricating a metal-oxide semiconductor transistor
US6451675B1 (en) Semiconductor device having varied dopant density regions
EP0763855A2 (en) Asymmetrical FET and method of fabrication
JP3403312B2 (ja) 半導体装置およびその製造方法
KR100269280B1 (ko) 엘디디(ldd)형모스트랜지스터제조방법

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20131125