JPH11177083A - 高速／高性能ｍｏｓトランジスタ及びその製造方法 - Google Patents
高速／高性能ｍｏｓトランジスタ及びその製造方法Info
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- JPH11177083A JPH11177083A JP10105010A JP10501098A JPH11177083A JP H11177083 A JPH11177083 A JP H11177083A JP 10105010 A JP10105010 A JP 10105010A JP 10501098 A JP10501098 A JP 10501098A JP H11177083 A JPH11177083 A JP H11177083A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【課題】 素子の微細化に伴う短チャンネル効果を抑制
させ、かつ高速、高性能、高信頼性のＭＯＳトランジス
タを得ることができるＭＯＳトランジスタ及びその製造
方法を提供すること。 【解決手段】 低濃度のＬＤＤ領域２２と高濃度のソー
ス／ドレイン領域２８の間に中間濃度のＭＤＤ領域２４
を形成する。ＬＤＤ領域２２を有する。Ｐ型ポケット２
６の領域でＭＤＤ領域２４を囲む。
させ、かつ高速、高性能、高信頼性のＭＯＳトランジス
タを得ることができるＭＯＳトランジスタ及びその製造
方法を提供すること。 【解決手段】 低濃度のＬＤＤ領域２２と高濃度のソー
ス／ドレイン領域２８の間に中間濃度のＭＤＤ領域２４
を形成する。ＬＤＤ領域２２を有する。Ｐ型ポケット２
６の領域でＭＤＤ領域２４を囲む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びその製造方法に係るもので、特に０．２５μｍ以
下の高速半導体装置で素子の微細化に伴う短チャンネル
現象を抑制し、素子の高速／高性能を維持し得るＭＯＳ
トランジスタ及びその製造方法に関する。
タ及びその製造方法に係るもので、特に０．２５μｍ以
下の高速半導体装置で素子の微細化に伴う短チャンネル
現象を抑制し、素子の高速／高性能を維持し得るＭＯＳ
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】半導体製造技術の発達に伴って素子の大
きさがクオータミクロン級に微細化されるに従い、ＭＯ
Ｓトランジスタで現れる現象は長チャンネルで発生する
現象とは違う様態を見せている。その代表的な現象は短
チャンネル効果であり、短チャンネル効果とは、ハーフ
ミクロン以下のゲート長さにおいて一般に長チャンネル
に対し短チャンネルでのしきい値電圧が減少することを
意味する。このような短チャンネル効果は１次元電荷分
配モデル（1-Dimensional ChargeSharing Method)に簡
単に解釈され、２次元電位障壁低下（2-Dimensional Po
tential Barrier Lowering）による数値解釈法にて正確
なモデリングが可能である。
きさがクオータミクロン級に微細化されるに従い、ＭＯ
Ｓトランジスタで現れる現象は長チャンネルで発生する
現象とは違う様態を見せている。その代表的な現象は短
チャンネル効果であり、短チャンネル効果とは、ハーフ
ミクロン以下のゲート長さにおいて一般に長チャンネル
に対し短チャンネルでのしきい値電圧が減少することを
意味する。このような短チャンネル効果は１次元電荷分
配モデル（1-Dimensional ChargeSharing Method)に簡
単に解釈され、２次元電位障壁低下（2-Dimensional Po
tential Barrier Lowering）による数値解釈法にて正確
なモデリングが可能である。
【０００３】短チャンネル効果を抑制するためには、ゲ
ート酸化膜の厚さを減少させ、ゲート下部の空乏層最大
幅を減少させ、かつ基板濃度を減少させることが好まし
いが、何よりも浅い接合を形成すべきである。従って、
現在のＵＬＳＩ（Ultra Large Scale Integration)技術
では、浅いイオン注入装備を導入し、後続熱処理にＲＴ
Ａ（Rapid Thermal Annel)技法を用いて浅い接合を実現
しようとする試みがなされており、量産段階に導入され
つつある。
ート酸化膜の厚さを減少させ、ゲート下部の空乏層最大
幅を減少させ、かつ基板濃度を減少させることが好まし
いが、何よりも浅い接合を形成すべきである。従って、
現在のＵＬＳＩ（Ultra Large Scale Integration)技術
では、浅いイオン注入装備を導入し、後続熱処理にＲＴ
Ａ（Rapid Thermal Annel)技法を用いて浅い接合を実現
しようとする試みがなされており、量産段階に導入され
つつある。
【０００４】
【発明が解決しようとする課題】然るに、上述の浅い接
合を形成するための２つの技法の導入にも係わらず、ク
オータミクロン級の素子で要求される程度が高くなって
いるので、装備の限界と量産性を考慮した工程制御性を
考慮すると、単純な構造での浅い接合のための努力も限
界に到達していることが分かる。
合を形成するための２つの技法の導入にも係わらず、ク
オータミクロン級の素子で要求される程度が高くなって
いるので、装備の限界と量産性を考慮した工程制御性を
考慮すると、単純な構造での浅い接合のための努力も限
界に到達していることが分かる。
【０００５】既存のＭＯＳトランジスタの代表的なもの
は、ＬＤＤ（lightly doped drain)構造である。このよ
うなＬＤＤ構造は浅い接合構造でＭＤＤ（moderate dop
ed drain）構造に移行しつつある。ＭＤＤ構造はＬＤＤ
構造に比べＬＤＤ領域のドーピングレベルをＥ１４／ｃ
ｍ2 からＥ１５／ｃｍ2 に増加させて素子性能の向上を
図っている。しかし、ＭＤＤ領域でのドーピングレベル
の増加は短チャンネル化に伴い短チャンネル効果を発生
させる主たる原因となっている。
は、ＬＤＤ（lightly doped drain)構造である。このよ
うなＬＤＤ構造は浅い接合構造でＭＤＤ（moderate dop
ed drain）構造に移行しつつある。ＭＤＤ構造はＬＤＤ
構造に比べＬＤＤ領域のドーピングレベルをＥ１４／ｃ
ｍ2 からＥ１５／ｃｍ2 に増加させて素子性能の向上を
図っている。しかし、ＭＤＤ領域でのドーピングレベル
の増加は短チャンネル化に伴い短チャンネル効果を発生
させる主たる原因となっている。
【０００６】このような問題点を解決するため本発明の
目的は、素子の微細化に伴う短チャンネル効果を抑制さ
せ、かつ高速／高性能、高信頼性のＭＯＳトランジスタ
を得ることができるＭＯＳトランジスタ及びその製造方
法を提供しようとするものである。
目的は、素子の微細化に伴う短チャンネル効果を抑制さ
せ、かつ高速／高性能、高信頼性のＭＯＳトランジスタ
を得ることができるＭＯＳトランジスタ及びその製造方
法を提供しようとするものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
本発明のＭＯＳトランジスタは、第１導電型不純物を含
む半導体基板と、該半導体基板上に形成されたゲート絶
縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の表面酸化により形成された酸化膜と、前
記ゲート電極の側壁に形成された第１スペーサと、該第
１スペーサの傾斜側壁に形成された第２スペーサと、前
記ゲート電極のエッジに自己整合されるように第２導電
型の不純物が前記半導体基板の表面辺りに傾斜注入され
て第１深さに形成された低濃度の第１不純物層と、前記
第１スペーサのエッジに自己整合されるように第２導電
型の不純物が前記半導体基板の表面辺りに傾斜注入され
て前記第１深さよりも更に深い第２深さに形成された中
間濃度の第２不純物層と、前記第１スペーサのエッジに
自己整合されるように第１導電型の不純物が前記半導体
基板の表面辺りに傾斜注入されて前記中間濃度の第２不
純物層を囲む第３深さに形成され前記半導体基板の不純
物濃度よりも更に高い不純物濃度を有する第３不純物層
と、前記第２スペーサのエッジに自己整合されるように
第２導電型の不純物が前記半導体基板の表面辺りに注入
されて前記第３深さよりも更に深い第４深さに形成され
た高濃度の第４不純物層とを具備することを特徴とす
る。
本発明のＭＯＳトランジスタは、第１導電型不純物を含
む半導体基板と、該半導体基板上に形成されたゲート絶
縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の表面酸化により形成された酸化膜と、前
記ゲート電極の側壁に形成された第１スペーサと、該第
１スペーサの傾斜側壁に形成された第２スペーサと、前
記ゲート電極のエッジに自己整合されるように第２導電
型の不純物が前記半導体基板の表面辺りに傾斜注入され
て第１深さに形成された低濃度の第１不純物層と、前記
第１スペーサのエッジに自己整合されるように第２導電
型の不純物が前記半導体基板の表面辺りに傾斜注入され
て前記第１深さよりも更に深い第２深さに形成された中
間濃度の第２不純物層と、前記第１スペーサのエッジに
自己整合されるように第１導電型の不純物が前記半導体
基板の表面辺りに傾斜注入されて前記中間濃度の第２不
純物層を囲む第３深さに形成され前記半導体基板の不純
物濃度よりも更に高い不純物濃度を有する第３不純物層
と、前記第２スペーサのエッジに自己整合されるように
第２導電型の不純物が前記半導体基板の表面辺りに注入
されて前記第３深さよりも更に深い第４深さに形成され
た高濃度の第４不純物層とを具備することを特徴とす
る。
【０００８】また、本発明のＭＯＳトランジスタの製造
方法は、第１導電型不純物を含む半導体基板上にゲート
絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート
電極を形成する段階と、前記ゲート電極の表面を酸化さ
せて表面酸化膜を形成する段階と、前記表面酸化された
ゲート電極のエッジに自己整合されるように第２導電型
の不純物を前記半導体基板の表面辺りに傾斜注入して第
１深さを有する低濃度の第１不純物層を形成する段階
と、前記表面の酸化されたゲート電極の側壁に第１スペ
ーサを形成する段階と、前記第１スペーサのエッジに自
己整合されるように第２導電型不純物を前記半導体基板
の表面辺りに傾斜注入して前記第１深さよりも更に深い
第２深さを有する中間濃度の第２不純物層を形成する段
階と、前記第１スペーサのエッジに自己整合されるよう
に第１導電型の不純物を前記半導体基板の表面辺り傾斜
注入して前記中間濃度の第２不純物層を囲む第３深さを
有し、前記半導体基板の不純物濃度よりも更に高い不純
物濃度を有する第３不純物を形成する段階と、前記第１
スペーサの傾斜側壁に第２スペーサを形成する段階と、
前記第２スペーサのエッジに自己整合されるように第２
導電型の不純物を前記半導体基板の表面辺りに注入して
前記第３深さよりも更に深い第４深さを有する高濃度の
第４不純物層を形成する段階とを具備することを特徴と
する。
方法は、第１導電型不純物を含む半導体基板上にゲート
絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート
電極を形成する段階と、前記ゲート電極の表面を酸化さ
せて表面酸化膜を形成する段階と、前記表面酸化された
ゲート電極のエッジに自己整合されるように第２導電型
の不純物を前記半導体基板の表面辺りに傾斜注入して第
１深さを有する低濃度の第１不純物層を形成する段階
と、前記表面の酸化されたゲート電極の側壁に第１スペ
ーサを形成する段階と、前記第１スペーサのエッジに自
己整合されるように第２導電型不純物を前記半導体基板
の表面辺りに傾斜注入して前記第１深さよりも更に深い
第２深さを有する中間濃度の第２不純物層を形成する段
階と、前記第１スペーサのエッジに自己整合されるよう
に第１導電型の不純物を前記半導体基板の表面辺り傾斜
注入して前記中間濃度の第２不純物層を囲む第３深さを
有し、前記半導体基板の不純物濃度よりも更に高い不純
物濃度を有する第３不純物を形成する段階と、前記第１
スペーサの傾斜側壁に第２スペーサを形成する段階と、
前記第２スペーサのエッジに自己整合されるように第２
導電型の不純物を前記半導体基板の表面辺りに注入して
前記第３深さよりも更に深い第４深さを有する高濃度の
第４不純物層を形成する段階とを具備することを特徴と
する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明による高速
／高性能ＭＯＳトランジスタの実施の形態の断面を示
す。このＭＯＳトランジスタは、第１導電型、例えば、
Ｐ型不純物を含む半導体基板１０と、該半導体基板１０
の表面上に形成されたゲート絶縁膜１２と、該ゲート絶
縁膜１２上に形成されたゲート電極１４と、該ゲート電
極１４の表面酸化により形成された酸化膜１６と、前記
ゲート電極１４の側壁に形成された第１スペーサ１８
と、該第１スペーサ１８の傾斜側壁に形成された第２ス
ペーサ２０と、前記ゲート電極１４のエッジに自己整合
されるように第２導電型、例えばＮ型の不純物が前記半
導体基板１０の表面辺りに傾斜注入されて第１深さに形
成される低濃度の第１不純物層のＬＤＤ領域２２と、前
記第１スペーサ１８のエッジに自己整合されるように第
２導電型の不純物が前記半導体基板１０の表面辺りに傾
斜注入されて前記第１深さよりも更に深い第２深さに形
成される中間濃度の第２不純物層のＭＤＤ領域２４と、
前記第１スペーサ１８のエッジに自己整合させるように
第１導電型の不純物が前記半導体基板１０の表面辺りに
傾斜注入されて前記中間濃度の第２不純物層２４を囲む
第３深さに形成され前記半導体基板１０の不純物濃度よ
りも更に高い不純物濃度を有する第３不純物層のＰ形ポ
ケット２６と、前記第２スペーサ２０のエッジに自己整
合されるように第２導電型の不純物が前記半導体基板１
０の表面辺りに注入されて前記第３深さよりも更に深い
第４深さに形成される高濃度の第４不純物層のソース／
ドレイン領域２８とを具備する。図中、未説明符号３０
はチャンネル領域のしきい電圧を調節し、突き抜け現象
を防止するための不純物イオン注入領域を示す。
を参照して詳細に説明する。図１は、本発明による高速
／高性能ＭＯＳトランジスタの実施の形態の断面を示
す。このＭＯＳトランジスタは、第１導電型、例えば、
Ｐ型不純物を含む半導体基板１０と、該半導体基板１０
の表面上に形成されたゲート絶縁膜１２と、該ゲート絶
縁膜１２上に形成されたゲート電極１４と、該ゲート電
極１４の表面酸化により形成された酸化膜１６と、前記
ゲート電極１４の側壁に形成された第１スペーサ１８
と、該第１スペーサ１８の傾斜側壁に形成された第２ス
ペーサ２０と、前記ゲート電極１４のエッジに自己整合
されるように第２導電型、例えばＮ型の不純物が前記半
導体基板１０の表面辺りに傾斜注入されて第１深さに形
成される低濃度の第１不純物層のＬＤＤ領域２２と、前
記第１スペーサ１８のエッジに自己整合されるように第
２導電型の不純物が前記半導体基板１０の表面辺りに傾
斜注入されて前記第１深さよりも更に深い第２深さに形
成される中間濃度の第２不純物層のＭＤＤ領域２４と、
前記第１スペーサ１８のエッジに自己整合させるように
第１導電型の不純物が前記半導体基板１０の表面辺りに
傾斜注入されて前記中間濃度の第２不純物層２４を囲む
第３深さに形成され前記半導体基板１０の不純物濃度よ
りも更に高い不純物濃度を有する第３不純物層のＰ形ポ
ケット２６と、前記第２スペーサ２０のエッジに自己整
合されるように第２導電型の不純物が前記半導体基板１
０の表面辺りに注入されて前記第３深さよりも更に深い
第４深さに形成される高濃度の第４不純物層のソース／
ドレイン領域２８とを具備する。図中、未説明符号３０
はチャンネル領域のしきい電圧を調節し、突き抜け現象
を防止するための不純物イオン注入領域を示す。
【００１０】また、第１導電型はＰ型、第２導電型はＮ
型で、その場合、ＬＤＤ領域２２の不純物は砒素（Ａs
）、ＭＤＤ領域２４の不純物は砒素（Ａs ）または燐
（Ｐ）、Ｐ型ポケット２６の不純物はホウ素（Ｂ）また
はＢＦ2 、ソース／ドレイン領域２８の不純物は砒素
（Ａs ）である。
型で、その場合、ＬＤＤ領域２２の不純物は砒素（Ａs
）、ＭＤＤ領域２４の不純物は砒素（Ａs ）または燐
（Ｐ）、Ｐ型ポケット２６の不純物はホウ素（Ｂ）また
はＢＦ2 、ソース／ドレイン領域２８の不純物は砒素
（Ａs ）である。
【００１１】また、ＬＤＤ領域２２は、ゲート電極１４
のエッジからの側方拡散の幅が７０ｎｍを越えない状態
でゲート電極１４とオーバーラップする。更に、ＭＤＤ
領域２４は、側方拡散の幅がゲート電極１４のエッジの
辺りで止まる。更に、Ｐ型ポケット２６は、側方拡散の
幅がＬＤＤ領域２２を越えない状態でＭＤＤ領域２４を
囲み、垂直拡散の深さはソース／ドレイン領域２８の深
さを越えず、ソース／ドレイン領域２８は側方拡散の幅
がスペーサ１８、２０の幅内に止まる。
のエッジからの側方拡散の幅が７０ｎｍを越えない状態
でゲート電極１４とオーバーラップする。更に、ＭＤＤ
領域２４は、側方拡散の幅がゲート電極１４のエッジの
辺りで止まる。更に、Ｐ型ポケット２６は、側方拡散の
幅がＬＤＤ領域２２を越えない状態でＭＤＤ領域２４を
囲み、垂直拡散の深さはソース／ドレイン領域２８の深
さを越えず、ソース／ドレイン領域２８は側方拡散の幅
がスペーサ１８、２０の幅内に止まる。
【００１２】図２乃至図６は、図１の高速／高性能ＭＯ
Ｓトランジスタの製造工程を示す断面図である。この図
２乃至図６を参照して本発明の製造方法の実施の形態を
説明すると次のようである。まず、図２に示すように、
Ｐ型半導体基板１０上にバッファ酸化膜を１５ｎｍほど
に形成した後、しきい電圧を調節するためのイオン注入
と突き抜け現象を防止するためのイオン注入とを施して
不純物イオン注入領域３０を形成する。次いで、バッフ
ァ酸化膜を除去した後、基板１０の表面上にゲート絶縁
膜１２を形成し、該ゲート絶縁膜１２上にポリシリコン
を蒸着した後、該蒸着ポリシリコンを写真食刻工程によ
りパターニングしてゲート電極１４を形成する。
Ｓトランジスタの製造工程を示す断面図である。この図
２乃至図６を参照して本発明の製造方法の実施の形態を
説明すると次のようである。まず、図２に示すように、
Ｐ型半導体基板１０上にバッファ酸化膜を１５ｎｍほど
に形成した後、しきい電圧を調節するためのイオン注入
と突き抜け現象を防止するためのイオン注入とを施して
不純物イオン注入領域３０を形成する。次いで、バッフ
ァ酸化膜を除去した後、基板１０の表面上にゲート絶縁
膜１２を形成し、該ゲート絶縁膜１２上にポリシリコン
を蒸着した後、該蒸着ポリシリコンを写真食刻工程によ
りパターニングしてゲート電極１４を形成する。
【００１３】次いで、図３に示すように、ポリシリコン
からなるゲート電極１４の表面を酸化させて表面酸化膜
１６を３〜８ｎｍほどに形成する。その後、図４に示す
ように、表面酸化されたゲート電極１４のエッジに自己
整合されるように第２導電型の不純物、例えば砒素（Ａ
s ）を濃度１Ｅ１３〜１Ｅ１４／ｃｍ2 、エネルギ１５
〜３０ｋｅＶ、傾斜角７〜４５°でイオン注入して、前
記半導体基板１０の表面辺りに低濃度の第１不純物層、
即ち、ＬＤＤ領域２２を形成する。このとき、ＬＤＤ領
域２２は側方拡散によりゲート電極１４にオーバラップ
されるようにする。また、ＬＤＤ領域２２の垂直接合の
深さは、ゲート電極１４のエッジを基準にして６０ｎｍ
以上に形成されると表面突き抜け現象が発生する憂いが
あるため、ＬＤＤ領域２２の垂直接合の深さは６０ｎｍ
以内に形成することが好ましい。
からなるゲート電極１４の表面を酸化させて表面酸化膜
１６を３〜８ｎｍほどに形成する。その後、図４に示す
ように、表面酸化されたゲート電極１４のエッジに自己
整合されるように第２導電型の不純物、例えば砒素（Ａ
s ）を濃度１Ｅ１３〜１Ｅ１４／ｃｍ2 、エネルギ１５
〜３０ｋｅＶ、傾斜角７〜４５°でイオン注入して、前
記半導体基板１０の表面辺りに低濃度の第１不純物層、
即ち、ＬＤＤ領域２２を形成する。このとき、ＬＤＤ領
域２２は側方拡散によりゲート電極１４にオーバラップ
されるようにする。また、ＬＤＤ領域２２の垂直接合の
深さは、ゲート電極１４のエッジを基準にして６０ｎｍ
以上に形成されると表面突き抜け現象が発生する憂いが
あるため、ＬＤＤ領域２２の垂直接合の深さは６０ｎｍ
以内に形成することが好ましい。
【００１４】次いで、図５に示すように、それら結果物
の全面に１０〜３０ｎｍの厚さに絶縁膜を蒸着した後エ
ッチバック工程を施してゲート電極１４の側壁に第１ス
ペーサ１８を形成する。次いで、第１スペーサ１８のエ
ッジに自己整合されるように第２導電型不純物、例えば
砒素またはアンチモンを濃度１Ｅ１４〜１Ｅ１５／ｃｍ
2 、エネルギ２０〜３０ｋｅＶ、傾斜角７〜４５°でイ
オン注入して、前記半導体基板１０の表面辺りに前記第
１深さよりも更に深い第２深さを有する中間濃度の第２
不純物層、即ちＭＤＤ領域２４を形成する。このとき、
このＭＤＤ領域２４がゲート電極１４と重畳するとゲー
ト電極１４のエッジの下方の半導体基板１０部分で高電
界が発生し、該発生した高電界によりホットキャリヤが
誘発されて素子の特性を劣化させる結果を招来する。従
って、ＭＤＤ領域２４は側方拡散領域がゲート電極１４
と重畳しないように形成する。一方、ＭＤＤ領域２４の
垂直接合深さはＬＤＤ領域２２の垂直接合深さよりも更
に深く拡散されるようにする。このようにすると、ＭＤ
Ｄ領域２４の垂直接合深さがＬＤＤ領域２２の垂直接合
深さに形成された場合よりも寄生抵抗を減らすことがで
きるから、相対的に更に多い電流が流れるようにし、ド
レインの飽和電流を増加させることができるようにな
る。
の全面に１０〜３０ｎｍの厚さに絶縁膜を蒸着した後エ
ッチバック工程を施してゲート電極１４の側壁に第１ス
ペーサ１８を形成する。次いで、第１スペーサ１８のエ
ッジに自己整合されるように第２導電型不純物、例えば
砒素またはアンチモンを濃度１Ｅ１４〜１Ｅ１５／ｃｍ
2 、エネルギ２０〜３０ｋｅＶ、傾斜角７〜４５°でイ
オン注入して、前記半導体基板１０の表面辺りに前記第
１深さよりも更に深い第２深さを有する中間濃度の第２
不純物層、即ちＭＤＤ領域２４を形成する。このとき、
このＭＤＤ領域２４がゲート電極１４と重畳するとゲー
ト電極１４のエッジの下方の半導体基板１０部分で高電
界が発生し、該発生した高電界によりホットキャリヤが
誘発されて素子の特性を劣化させる結果を招来する。従
って、ＭＤＤ領域２４は側方拡散領域がゲート電極１４
と重畳しないように形成する。一方、ＭＤＤ領域２４の
垂直接合深さはＬＤＤ領域２２の垂直接合深さよりも更
に深く拡散されるようにする。このようにすると、ＭＤ
Ｄ領域２４の垂直接合深さがＬＤＤ領域２２の垂直接合
深さに形成された場合よりも寄生抵抗を減らすことがで
きるから、相対的に更に多い電流が流れるようにし、ド
レインの飽和電流を増加させることができるようにな
る。
【００１５】次に、第１スペーサ１８のエッジに自己整
合されるように第１導電型不純物、即ち、Ｐ型不純物を
濃度２Ｅ１２〜２Ｅ１３／ｃｍ2 、エネルギ２０〜４０
ｋｅＶ、傾斜角７〜４５°でイオン注入して、前記半導
体基板１０の表面辺りにＭＤＤ領域２４を囲む第３深さ
を有し、前記半導体基板１０の不純物濃度よりも更に高
い不純物濃度を有する第３不純物層、即ちＰ型ポケット
２６を形成する。このＰ形ポケット２６の側端領域がＬ
ＤＤ領域２２を囲んだ場合、局部的にチャンネル領域の
不純物濃度を変化させてしきい値電圧の特性変化惹起さ
せることになる。従って、Ｐ型ポケット２６の側端領域
がＬＤＤ領域２２よりも内側に更に深く形成されないよ
うにすべきである。一方、Ｐ型ポケット２６の垂直接合
深さはＭＤＤ領域２４よりも深いが、後述するソース／
ドレイン領域（Ｎ＋領域）より深くて該ソース／ドレイ
ン領域を囲む場合は、ソース／ドレイン領域での接合容
量が増加するため、Ｐ型ポケット２６の垂直接合深さは
ＭＤＤ領域２４よりも深いが、ソース／ドレイン領域よ
りは浅くすべきである。
合されるように第１導電型不純物、即ち、Ｐ型不純物を
濃度２Ｅ１２〜２Ｅ１３／ｃｍ2 、エネルギ２０〜４０
ｋｅＶ、傾斜角７〜４５°でイオン注入して、前記半導
体基板１０の表面辺りにＭＤＤ領域２４を囲む第３深さ
を有し、前記半導体基板１０の不純物濃度よりも更に高
い不純物濃度を有する第３不純物層、即ちＰ型ポケット
２６を形成する。このＰ形ポケット２６の側端領域がＬ
ＤＤ領域２２を囲んだ場合、局部的にチャンネル領域の
不純物濃度を変化させてしきい値電圧の特性変化惹起さ
せることになる。従って、Ｐ型ポケット２６の側端領域
がＬＤＤ領域２２よりも内側に更に深く形成されないよ
うにすべきである。一方、Ｐ型ポケット２６の垂直接合
深さはＭＤＤ領域２４よりも深いが、後述するソース／
ドレイン領域（Ｎ＋領域）より深くて該ソース／ドレイ
ン領域を囲む場合は、ソース／ドレイン領域での接合容
量が増加するため、Ｐ型ポケット２６の垂直接合深さは
ＭＤＤ領域２４よりも深いが、ソース／ドレイン領域よ
りは浅くすべきである。
【００１６】次いで、図６に示すように、それら結果物
の全面に５０〜１００ｎｍ厚さに絶縁膜を蒸着した後エ
ッチバック工程により第１スペーサ１８の傾斜側壁に第
２スペーサ２０を形成し、該第２スペーサ２０のエッジ
に自己整合されるように第２導電型の不純物、即ちＮ形
不純物を濃度１Ｅ１５〜５Ｅ１５／ｃｍ2 、エネルギ１
０〜５０ｋｅＶでイオン注入することにより、前記半導
体基板１０の表面辺りに前記第３深さよりも更に深い第
４深さを有する高濃度の第４不純物層、即ちソース／ド
レイン領域２８を形成する。次いで、ＰＴＰ技法により
１０００℃で３０分の間熱処理して注入された不純物を
活性化させる。
の全面に５０〜１００ｎｍ厚さに絶縁膜を蒸着した後エ
ッチバック工程により第１スペーサ１８の傾斜側壁に第
２スペーサ２０を形成し、該第２スペーサ２０のエッジ
に自己整合されるように第２導電型の不純物、即ちＮ形
不純物を濃度１Ｅ１５〜５Ｅ１５／ｃｍ2 、エネルギ１
０〜５０ｋｅＶでイオン注入することにより、前記半導
体基板１０の表面辺りに前記第３深さよりも更に深い第
４深さを有する高濃度の第４不純物層、即ちソース／ド
レイン領域２８を形成する。次いで、ＰＴＰ技法により
１０００℃で３０分の間熱処理して注入された不純物を
活性化させる。
【００１７】以上のような製造方法及びこの製造方法に
より製造された図１のＭＯＳトランジスタによれば、低
濃度のＬＤＤ領域２２と高濃度のソース／ドレイン領域
２８の間に中間濃度のＭＤＤ領域２４を形成し、該ＭＤ
Ｄ領域２４によりＬＤＤの水平抵抗を減少させてドレイ
ン飽和電流を増加させることにより、高速／高性能のＭ
ＯＳトランジスタを実現し得るという効果がある。ま
た、ＬＤＤ領域２２によりゲートエッジのドレイン辺り
で電気場の最大値を減少させることにより、クオータミ
クロン級のＭＯＳトランジスタで信頼性を向上させ得る
という効果がある。また、Ｐ型ポケット２６の領域でＭ
ＤＤ領域２４を囲む構造にして、垂直方向にはＬＤＤ領
域及びＭＤＤ領域の浅い接合を形成し、水平方向にはＭ
ＤＤ領域とソース／ドレイン領域による突き抜け現象を
抑制させる固有の機能を有することにより、短チャンネ
ル効果を改善させ得るという効果がある。
より製造された図１のＭＯＳトランジスタによれば、低
濃度のＬＤＤ領域２２と高濃度のソース／ドレイン領域
２８の間に中間濃度のＭＤＤ領域２４を形成し、該ＭＤ
Ｄ領域２４によりＬＤＤの水平抵抗を減少させてドレイ
ン飽和電流を増加させることにより、高速／高性能のＭ
ＯＳトランジスタを実現し得るという効果がある。ま
た、ＬＤＤ領域２２によりゲートエッジのドレイン辺り
で電気場の最大値を減少させることにより、クオータミ
クロン級のＭＯＳトランジスタで信頼性を向上させ得る
という効果がある。また、Ｐ型ポケット２６の領域でＭ
ＤＤ領域２４を囲む構造にして、垂直方向にはＬＤＤ領
域及びＭＤＤ領域の浅い接合を形成し、水平方向にはＭ
ＤＤ領域とソース／ドレイン領域による突き抜け現象を
抑制させる固有の機能を有することにより、短チャンネ
ル効果を改善させ得るという効果がある。
【００１８】本発明は、上述の実施の形態に限定され
ず、特許請求の範囲に記載された本発明の技術的思想と
範疇内で多様な変形が可能である。例えば、前記実施の
形態はＮＭＯＳトランジスタの場合を説明しているが、
ＰＭＯＳトランジスタにも適用できる。ＰＭＯＳトラン
ジスタの場合は、第１導電型がＮ型、第２導電型がＰ型
で、ＬＤＤ領域２２の不純物はホウ素またはＢＦ2、Ｍ
ＤＤ領域２４の不純物はＢＦ2 またはインジウム（Ｉn
）、Ｐ型ポケット２６はＮ型ポケットで不純物は燐
（Ｐ）または砒素（Ａs ）、ソース／ドレイン領域２８
の不純物はＢＦ2 を使用する。
ず、特許請求の範囲に記載された本発明の技術的思想と
範疇内で多様な変形が可能である。例えば、前記実施の
形態はＮＭＯＳトランジスタの場合を説明しているが、
ＰＭＯＳトランジスタにも適用できる。ＰＭＯＳトラン
ジスタの場合は、第１導電型がＮ型、第２導電型がＰ型
で、ＬＤＤ領域２２の不純物はホウ素またはＢＦ2、Ｍ
ＤＤ領域２４の不純物はＢＦ2 またはインジウム（Ｉn
）、Ｐ型ポケット２６はＮ型ポケットで不純物は燐
（Ｐ）または砒素（Ａs ）、ソース／ドレイン領域２８
の不純物はＢＦ2 を使用する。
【発明の効果】以上詳細に説明したように本発明によれ
ば、素子の微細化に伴う短チャンネル効果を抑制させ、
かつ高速、高性能、高信頼性のＭＯＳトランジスタを得
ることができる。
ば、素子の微細化に伴う短チャンネル効果を抑制させ、
かつ高速、高性能、高信頼性のＭＯＳトランジスタを得
ることができる。
【図１】本発明に係る高速／高性能ＭＯＳトランジスタ
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図２】本発明に係る高速／高性能ＭＯＳトランジスタ
の製造方法の実施の形態を示す断面図。
の製造方法の実施の形態を示す断面図。
【図３】本発明に係る高速／高性能ＭＯＳトランジスタ
の製造方法の実施の形態を示す断面図。
の製造方法の実施の形態を示す断面図。
【図４】本発明に係る高速／高性能ＭＯＳトランジスタ
の製造方法の実施の形態を示す断面図。
の製造方法の実施の形態を示す断面図。
【図５】本発明に係る高速／高性能ＭＯＳトランジスタ
の製造方法の実施の形態を示す断面図。
の製造方法の実施の形態を示す断面図。
【図６】本発明に係る高速／高性能ＭＯＳトランジスタ
の製造方法の実施の形態を示す断面図。
の製造方法の実施の形態を示す断面図。
１０ 半導体基板 １２ ゲート絶縁膜 １４ ゲート電極 １６ 酸化膜 １８ 第１スペーサ ２０ 第２スペーサ ２２ ＬＤＤ領域 ２４ ＭＤＤ領域 ２６ Ｐ型ポケット ２８ ソース／ドレイン領域
Claims (25)
- 【請求項１】 第１導電型不純物を含む半導体基板と、 該半導体基板上に形成されたゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 該ゲート電極の表面酸化により形成された酸化膜と、 前記ゲート電極の側壁に形成された第１スペーサと、 該第１スペーサの傾斜側壁に形成された第２スペーサ
と、 前記ゲート電極のエッジに自己整合されるように第２導
電型の不純物が前記半導体基板の表面辺りに傾斜注入さ
れて第１深さに形成された低濃度の第１不純物層と、 前記第１スペーサのエッジに自己整合されるように第２
導電型の不純物が前記半導体基板の表面辺りに傾斜注入
されて前記第１深さよりも更に深い第２深さに形成され
た中間濃度の第２不純物層と、 前記第１スペーサのエッジに自己整合されるように第１
導電型の不純物が前記半導体基板の表面辺りに傾斜注入
されて前記中間濃度の第２不純物層を囲む第３深さに形
成され前記半導体基板の不純物濃度よりも更に高い不純
物濃度を有する第３不純物層と、 前記第２スペーサのエッジに自己整合されるように第２
導電型の不純物が前記半導体基板の表面辺りに注入され
て前記第３深さよりも更に深い第４深さに形成された高
濃度の第４不純物層と、を具備することを特徴とする高
速／高性能ＭＯＳトランジスタ。 - 【請求項２】 前記ゲート電極の表面酸化膜の厚さは３
〜８ｎｍであることを特徴とする請求項１記載の高速／
高性能ＭＯＳトランジスタ。 - 【請求項３】 前記第１スペーサの幅は１０〜３０ｎｍ
であることを特徴とする請求項１記載の高速／高性能Ｍ
ＯＳトランジスタ。 - 【請求項４】 前記第２スペーサの幅は５０〜１００ｎ
ｍであることを特徴とする請求項１記載の高速／高性能
ＭＯＳトランジスタ。 - 【請求項５】 前記第１導電型はＰ型で、第２導電型は
Ｎ型であることを特徴とする請求項１記載の高速／高性
能ＭＯＳトランジスタ。 - 【請求項６】 前記第１不純物層の不純物は砒素（Ａs
）であることを特徴とする請求項５記載の高速／高性
能ＭＯＳトランジスタ。 - 【請求項７】 前記第２不純物層の不純物は砒素（Ａs
）であることを特徴とする請求項５記載の高速／高性
能ＭＯＳトランジスタ。 - 【請求項８】 前記第２不純物層の不純物は燐（Ｐ）で
あることを特徴とする請求項５記載の高速／高性能ＭＯ
Ｓトランジスタ。 - 【請求項９】 前記第３不純物層の不純物はホウ素
（Ｂ）であることを特徴とする請求項５記載の高速／高
性能ＭＯＳトランジスタ。 - 【請求項１０】 前記第３不純物層の不純物はＢＦ2 で
あることを特徴とする請求項５記載の高速／高性能ＭＯ
Ｓトランジスタ。 - 【請求項１１】 前記第４不純物層の不純物は砒素（Ａ
s ）であることを特徴とする請求項５記載の高速／高性
能ＭＯＳトランジスタ。 - 【請求項１２】 前記第１導電型はＮ型で、第２導電型
はＰ型であることを特徴とする請求項１記載の高速／高
性能ＭＯＳトランジスタ。 - 【請求項１３】 前記第１不純物層の不純物はＢＦ2 で
あることを特徴とする請求項１２記載の高速／高性能Ｍ
ＯＳトランジスタ。 - 【請求項１４】 前記第２不純物層の不純物はＢＦ2 で
あることを特徴とする請求項１２記載の高速／高性能Ｍ
ＯＳトランジスタ。 - 【請求項１５】 前記第３不純物層の不純物は燐（Ｐ）
であることを特徴とする請求項１２記載の高速／高性能
ＭＯＳトランジスタ。 - 【請求項１６】 前記第３不純物層の不純物は砒素（Ａ
s ）であることを特徴とする請求項１２記載の高速／高
性能ＭＯＳトランジスタ。 - 【請求項１７】 前記第４不純物層の不純物はＢＦ2 で
あることを特徴とする請求項１２記載の高速／高性能Ｍ
ＯＳトランジスタ。 - 【請求項１８】 前記第１不純物層は、ゲート電極エッ
ジからの側方拡散の幅が７０ｎｍを超えない状態でゲー
ト電極とオーバーラップすることを特徴とする請求項１
記載の高速／高性能ＭＯＳトランジスタ。 - 【請求項１９】 前記第２不純物層は、側方拡散の幅が
ゲート電極エッジの辺りで止まることを特徴とする請求
項１記載の高速／高性能ＭＯＳトランジスタ。 - 【請求項２０】 前記第３不純物層は、側方拡散の幅が
第１不純物層を越えない状態で第２不純物層を囲み、垂
直拡散の深さは第４不純物層の深さを越えず、第４不純
物層は、側方拡散の幅がスペーサの幅内で止まることを
特徴とする請求項１記載の高速／高性能ＭＯＳトランジ
スタ。 - 【請求項２１】 第１導電型不純物を含む半導体基板上
にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上にゲート電極を形成する段階と、 前記ゲート電極の表面を酸化させて表面酸化膜を形成す
る段階と、 前記表面酸化されたゲート電極のエッジに自己整合され
るように第２導電型の不純物を前記半導体基板の表面辺
りに傾斜注入して第１深さを有する低濃度の第１不純物
層を形成する段階と、 前記表面の酸化されたゲート電極の側壁に第１スペーサ
を形成する段階と、 前記第１スペーサのエッジに自己整合されるように第２
導電型不純物を前記半導体基板の表面辺りに傾斜注入し
て前記第１深さよりも更に深い第２深さを有する中間濃
度の第２不純物層を形成する段階と、 前記第１スペーサのエッジに自己整合されるように第１
導電型の不純物を前記半導体基板の表面辺り傾斜注入し
て前記中間濃度の第２不純物層を囲む第３深さを有し、
前記半導体基板の不純物濃度よりも更に高い不純物濃度
を有する第３不純物層を形成する段階と、 前記第１スペーサの傾斜側壁に第２スペーサを形成する
段階と、 前記第２スペーサのエッジに自己整合されるように第２
導電型の不純物を前記半導体基板の表面辺りに注入して
前記第３深さよりも更に深い第４深さを有する高濃度の
第４不純物層を形成する段階と、を具備することを特徴
とする高速／高性能ＭＯＳトランジスタの製造方法。 - 【請求項２２】 前記第１不純物層は、濃度１Ｅ１３〜
１Ｅ１４／ｃｍ2 、エネルギ１５〜３０ｋｅＶ、傾斜角
７〜４５°のイオン注入により形成されることを特徴と
する請求項２１記載の高速／高性能ＭＯＳトランジスタ
の製造方法。 - 【請求項２３】 前記第２不純物層は、濃度１Ｅ１４〜
１Ｅ１５／ｃｍ2 、エネルギ２０〜３０ｋｅＶ、傾斜角
７〜４５°のイオン注入により形成されることを特徴と
する請求項２１記載の高速／高性能ＭＯＳトランジスタ
の製造方法。 - 【請求項２４】 前記第３不純物層は、濃度２Ｅ１２〜
２Ｅ１３／ｃｍ2 、エネルギ２０〜４０ｋｅＶ、傾斜角
７〜４５°のイオン注入により形成されることを特徴と
する請求項２１記載の高速／高性能ＭＯＳトランジスタ
の製造方法。 - 【請求項２５】 前記第４不純物層は、濃度１Ｅ１５〜
５Ｅ１５／ｃｍ2 、エネルギ１０〜５０ｋｅＶのイオン
注入により形成されることを特徴とする請求項２１記載
の高速／高性能ＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970062573A KR100260044B1 (ko) | 1997-11-25 | 1997-11-25 | 고속/고성능 모스 트랜지스터 및 그 제조방법 |
| KR1997P-62573 | 1997-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177083A true JPH11177083A (ja) | 1999-07-02 |
Family
ID=19525504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10105010A Pending JPH11177083A (ja) | 1997-11-25 | 1998-04-15 | 高速／高性能ｍｏｓトランジスタ及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
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