CN100383935C - 源极/漏极元件的制造方法 - Google Patents

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Abstract

一种源极/漏极元件的制造方法，步骤为：提供一基底，基底表面形成有一栅极结构及覆于其上的遮蔽层；在栅极结构侧壁依序形成一第一、一第二及一第三绝缘间隙壁；以遮蔽层及第三绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的基底表面以形成一第一掺杂区；去除第三绝缘间隙壁；以遮蔽层及第二绝缘间隙壁为罩幕，离子布植栅极结构两侧的基底表面以形成一第二掺杂区而作为源极/漏极区；去除第二绝缘间隙壁；以及以遮蔽层及第一绝缘间隙壁为罩幕，离子布植栅极结构两侧的基底表面以形成一第三掺杂区而作为一接面击穿防止区；本发明通过多层间隙壁作为离子布植的罩幕，在存储装置的周边电路区的积集度增加而线距缩小的情形下，仍能制作出轻掺杂区及接面击穿防止区，进而维持源极/漏极元件的特性。

Description

源极/漏极元件的制造方法
技术领域
本发明涉及半导体技术，特别是有关于一种源极/漏极元件的制造方法，以制作不同的掺杂区。
背景技术
一般而言，存储装置中，例如动态随机存取存储器(DRAM)，通常包含许多的源极/漏极元件，例如金氧半晶体管(MOS)。因此，晶体管的电特性将影响存储装置的效能。传统在制作晶体管时，会在形成栅极之后进行离子布植以形成作为源极/漏极的掺杂区。然而，随着集成电路的积集度增加，晶体管尺寸也随之缩小。当晶体管的通道(channel)区小于2微米时，热载子效应(hot carrier effect)以及源极/漏极间的接面击穿效应(punchthrough)将影响元件的可靠度。因此，目前是以轻掺杂漏极结构(lightly doped drain，LDD)以及进行击穿防止(anti-punchthrough)布植以改善上述问题。
在上述存储装置中，通常分为存储单元阵列区(array)及周边电路区(support)，每一区都由多个源极/漏极元件(即晶体管)所构成。传统上，周边电路区中的元件线距(line space)较大，例如在1到2微米之间。所以微影制程的容忍度(process window)较大而可顺利的进行离子布植以完成轻掺杂漏极结构及进行击穿防止布植。然而，随着半导体技术的提升，周边电路区中的元件的线宽(line width)降至0.2微米且线宽降至0.4微米以下，因此在微影制程技术的限制下，增加了轻掺杂漏极结构制作及进行击穿防止布植的困难度。
发明内容
有鉴于此，本发明的目的在于提供一种源极/漏极元件的制造方法，其通过在栅极侧壁形成三层间隙壁以调整掺杂区的大小以制作出所需的掺杂区。
根据上述的目的，本发明提供一种源极/漏极元件的制造方法，包括下列步骤：提供一基底，上述基底表面形成有一栅极结构及覆于其上的遮蔽层；在上述栅极结构侧壁依序形成一第一、一第二及一第三绝缘间隙壁；其中所述第三绝缘间隙壁的蚀刻速率大于第二绝缘间隙壁，而第二绝缘间隙壁的蚀刻速率大于第一绝缘间隙壁；
以上述遮蔽层及上述第三绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第一掺杂区；去除上述第三绝缘间隙壁；以上述遮蔽层及上述第二绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第二掺杂区而作为源极/漏极区；去除上述第二绝缘间隙壁；以及以上述遮蔽层及上述第一绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第三掺杂区而作为一接面击穿防止区。
上述遮蔽层、第三绝缘间隙壁、第二绝缘间隙壁及第一绝缘间隙壁分别为氮化硅层、由四乙氧硅烷所形成的氧化物、高密度等离子氧化物以及氮化硅。上述第一、第二及第三掺杂区的掺杂元素分别为砷、磷及硼。再者，以缓冲氧化硅蚀刻液去除第三及第二绝缘间隙壁且缓冲氧化硅蚀刻液中NH4F与HF体积比为8～50∶1。
根据本发明的方法，可通过多层的间隙壁作为离子布植的罩幕来调整掺杂区的大小以制作出所需的掺杂区，因此在存储装置的周边电路区的积集度增加而线距缩小的情形下，仍不会受限于微影制程技术而依旧能制作出轻掺杂区及接面击穿防止区，进而维持源极/漏极元件的特性。
附图说明
图1至图7绘示出根据本发明实施例的制造源极/漏极元件的剖面示意图。
具体实施方式
以下配合图1到7说明本发明实施例的源极/漏极元件的制造方法，本方法适用于一存储装置的周边电路装置。
请参照图1，为了制作一存储装置，例如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)，首先提供一基底100，例如一P型硅基底。接着，在基底100上定义出一周边电路区10及一存储单元阵列区20。然后，在两区中形成多个栅极结构106。另外，本实施例是以在周边电路区10制作源极/漏极元件作说明。举例而言，以热氧化法(thermal oxidation)在基底100上形成一氧化层(未图示)。接着，以化学气相沉积制程(chemicalvapor deposition，CVD)沉积形成一导电层(未绘示)，如复晶硅层，及一绝缘层(未绘示)，例如氮化硅层。随后再依微影制程和蚀刻技术定义出栅极氧化层102及栅极104而构成多个栅极结构106，且在每一栅极104上形成遮蔽层101。其中，周边电路区10中的线距(栅极间隙)107大于存储单元阵列区20的线距105。本实施例不同于一般制作轻掺杂漏极(LDD)结构的方法，在完成栅极结构106制作后，周边电路区10并不直接进行离子布植来制作轻掺杂区，而是在这些栅极结构106的两侧形成多个第一绝缘间隙壁103，如氮化硅且厚度在100到150埃的范围，以作为后续离子布植的罩幕。此目的是因为栅极宽度缩小0.2微米以下，为避免短通道效应(short channel effect)，掺杂区不能过于接近栅极104，因而通过绝缘间隙壁103来增加掺杂区与栅极104的距离。
接下来，请参照图2，由于栅极间隙107大于栅极间隙105，因此可通过高密度等离子化学气相沉积法(high density plasma CVD，HDPCVD)在周边电路区10中的遮蔽层101上方及栅极间隙107中顺应性形成一绝缘层108，且在存储单元阵列区20中的遮蔽层101上方及栅极间隙105全面性形成绝缘层108，例如厚度在50到200埃范围的高密度等离子氧化层。
接下来，请参照图3，非等向性蚀刻绝缘层108以去除遮蔽层101上方及栅极间隙107底部的绝缘层108而在周边电路区10中的这些第一绝缘间隙壁103上形成多个第二绝缘间隙壁108a而露出遮蔽层101及基底100表面，且在存储单元阵列区20中的栅极间隙105留下绝缘插塞108b及露出遮蔽层101表面。
接下来，请参照图4，通过等离子辅助化学气相沉积法(plasma enhancedCVD，PECVD)在周边电路区10中的遮蔽层101上方及栅极间隙107中顺应性形成一绝缘层110，且在存储单元阵列区20中的遮蔽层101上方及栅极间隙105全面性形成绝缘层110，例如由四乙氧硅烷(tetraethyl orthosilicate，TEOS)所形成的氧化物且厚度在1500至1600埃的范围。
接下来，请参照图5，同样地，非等向性蚀刻绝缘层110以去除遮蔽层101上方及栅极间隙107底部的绝缘层110而在周边电路区10中的这些第二绝缘间隙壁108a上形成多个第三绝缘间隙壁110a而露出遮蔽层101及基底100表面，且露出存储单元阵列区20中的绝缘插塞108b及遮蔽层101表面。之后，以这些遮蔽层101、第三绝缘间隙壁110a及绝缘插塞108b为罩幕，实施一砷离子布植，其能量及剂量分别可为55keV，1×1015atom/cm2，以在周边电路区10中栅极结构106两侧露出的基底100表面形成多个第一掺杂区30。
接下来，请参照图6，利用缓冲氧化硅蚀刻液(buffer oxide etcher，B0E)去除第三绝缘间隙壁110a。其中，缓冲氧化硅蚀刻液中NH4F与HF体积比为8～50∶1。由于此蚀刻液对于TEOS氧化物的蚀刻率(
Figure C0214888800091
)高于HDP氧化物(
Figure C0214888800092
)，所以此时第二绝缘间隙壁108a是作为蚀刻终止层，而绝缘插塞108b只会略损失一些高度，如图6所示。接着，以这些遮蔽层101、第二绝缘间隙壁108a及绝缘插塞108b为罩幕，实施一磷离子布植，其能量及剂量分别可为30keV，2×1013atom/cm2，以在周边电路区10中栅极结构106两侧露出的基底100表面，形成多个完全涵盖第一掺杂区30的第二掺杂区40而作为源极/漏极区，其中第二掺杂区40是作为轻掺杂区以防止热载子效应。
接下来，请参照图7，同样利用缓冲氧化硅蚀刻液(BOE)去除第二绝缘间隙壁108a及绝缘插塞108b，且蚀刻液中NH4F与HF体积比为8～50∶1。同样地，由于此蚀刻液对于HDP氧化物的蚀刻率高于氮化硅(
Figure C0214888800101
)，所以此时第一绝缘间隙壁103是作为蚀刻终止层。之后，在存储单元阵列区20中的及遮蔽层101上及栅极间隙105中全面性形成一光阻层112。接着，以遮蔽层101、第一绝缘间隙壁103及光阻层112为罩幕，实施一硼离子布植，其能量及剂量分别可为80keV，9×1012atom/cm2，以在在周边电路区10中栅极结构106两侧露出的基底100表面形成多个完全涵盖第二掺杂区40的第三掺杂区50。其中第三掺杂区50是作为接面击穿防止区。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明之精神和范围内，当可做些许更动与润饰，因此本发明之保护范围当视权利要求书范围所界定者为准。

Claims (27)

1.一种源极/漏极元件的制造方法，其特征是：包括下列步骤：
提供一基底，上述基底表面形成有一栅极结构及覆于其上的遮蔽层；
在上述栅极结构侧壁依序形成一第一、一第二及一第三绝缘间隙壁；其中所述第三绝缘间隙壁的蚀刻速率大于第二绝缘间隙壁，而第二绝缘间隙壁的蚀刻速率大于第一绝缘间隙壁；
以上述遮蔽层及上述第三绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第一掺杂区；
去除上述第三绝缘间隙壁；
以上述遮蔽层及上述第二绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第二掺杂区而作为源极/漏极区；
去除上述第二绝缘间隙壁；以及
以上述遮蔽层及上述第一绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成一第三掺杂区而作为一接面击穿防止区。
2.如权利要求1所述的方法，其特征是：上述栅极结构是由一栅极电极及一栅极氧化层所构成。
3.如权利要求1所述的方法，其特征是：上述遮蔽层是一氮化硅层。
4.如权利要求1所述的方法，其特征是：上述第三绝缘间隙壁是一由四乙氧硅烷所形成的氧化物。
5.如权利要求1所述的方法，其特征是：上述第二绝缘间隙壁是一高密度等离子氧化物。
6.如权利要求1所述的方法，其特征是：上述第一绝缘间隙壁是一氮化硅。
7.如权利要求1所述的方法，其特征是：上述第一掺杂区的掺杂元素为砷。
8.如权利要求1所述的方法，其特征是：上述第二掺杂区的掺杂元素为磷。
9.如权利要求1所述的方法，其特征是：上述第三掺杂区的掺杂元素为硼。
10.如权利要求4所述的方法，其特征是：上述第三绝缘间隙壁的厚度在1500到1600埃的范围。
11.如权利要求4所述的方法，其特征是：以缓冲氧化硅蚀刻液去除上述第三绝缘间隙。
12.如权利要求5所述的方法，其特征是：上述第二绝缘间隙壁的厚度在50到200埃之间。
13.如权利要求5所述的方法，其特征是：以缓冲氧化硅蚀刻液去除上述第二绝缘间隙壁。
14.如权利要求6所述的方法，其特征是：上述第一绝缘间隙壁的厚度在100到150埃的范围。
15.如权利要求11所述的方法，其特征是：上述缓冲氧化硅蚀刻液中NH4F与HF体积比为8～50∶1。
16.如权利要求13所述的方法，其特征是：上述缓冲氧化硅蚀刻液中NH4F与HF体积比为8～50∶1。
17.一种源极/漏极元件的制造方法，适用于存储装置的周边电路装置，其特征是：包括下列步骤：
提供一基底，并定义出一周边电路区；
在上述周边电路区形成多个栅极结构及分别覆于每个栅极结构之上的遮蔽层；
在上述周边电路区的上述多个栅极结构的每一个侧壁依序形成第一、第二及第三绝缘间隙壁；其中所述第三绝缘间隙壁的蚀刻速率大于第二绝缘间隙壁，而第二绝缘间隙壁的蚀刻速率大于第一绝缘间隙壁；
以上述遮蔽层及上述第三绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成多个第一掺杂区；
去除上述第三绝缘间隙壁；
以上述遮蔽层及上述第二绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成多个完全涵盖上述第一掺杂区的第二掺杂区而作为源极/漏极区；
去除上述第二绝缘间隙壁；以及
以上述遮蔽层及上述第一绝缘间隙壁为罩幕，离子布植上述栅极结构两侧的上述基底表面以形成多个完全涵盖上述第二掺杂区的第三掺杂区而作为接面击穿防止区。
18.如权利要求17所述的方法，其特征是：上述栅极结构是由一栅极电极及一栅极氧化层所构成。
19.如权利要求17所述的方法，其特征是：上述遮蔽层是氮化硅层。
20.如权利要求17所述的方法，其特征是：上述第三绝缘间隙壁是由四乙氧硅烷所形成的氧化物且厚度在1500到1600埃的范围。
21.如权利要求17所述的方法，其特征是：上述第二绝缘间隙壁是高密度等离子氧化物且厚度在50到200埃的范围。
22.如权利要求17所述的方法，其特征是：上述第一绝缘间隙壁是一氮化硅且厚度在100到150埃的范围。
23.如权利要求17所述的方法，其特征是：上述第一掺杂区的掺杂元素为砷。
24.如权利要求17所述的方法，其特征是：上述第二掺杂区的掺杂元素为磷。
25.如权利要求17所述的方法，其特征是：上述第三掺杂区的掺杂元素为硼。
26.如权利要求17所述的方法，其特征是：以缓冲氧化硅蚀刻液去除上述第三及第二绝缘间隙壁。
27.如权利要求26所述的方法，其特征是：上述缓冲氧化硅蚀刻液中NH4F与HF体积比为8～50∶1。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679589A (en) * 1989-10-17 1997-10-21 Lucent Technologies Inc. FET with gate spacer
US5719424A (en) * 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
CN1218298A (zh) * 1997-11-25 1999-06-02 三星电子株式会社 高速/高性能金属氧化物半导体晶体管及其制造方法
US5920783A (en) * 1998-02-07 1999-07-06 United Microelectronics Corp. Method of fabricating a self-aligned silicide MOSFET
US5976939A (en) * 1995-07-03 1999-11-02 Intel Corporation Low damage doping technique for self-aligned source and drain regions
US6316302B1 (en) * 1998-06-26 2001-11-13 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6350696B1 (en) * 2000-09-28 2002-02-26 Advanced Micro Devices, Inc. Spacer etch method for semiconductor device
US6358826B1 (en) * 1999-06-02 2002-03-19 Advanced Micro Devices, Inc. Device improvement by lowering LDD resistance with new spacer/silicide process
KR20020033327A (ko) * 2000-10-30 2002-05-06 박종섭 반도체소자의 제조 방법
US6455362B1 (en) * 2000-08-22 2002-09-24 Micron Technology, Inc. Double LDD devices for improved dram refresh

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679589A (en) * 1989-10-17 1997-10-21 Lucent Technologies Inc. FET with gate spacer
US5976939A (en) * 1995-07-03 1999-11-02 Intel Corporation Low damage doping technique for self-aligned source and drain regions
US5719424A (en) * 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
CN1218298A (zh) * 1997-11-25 1999-06-02 三星电子株式会社 高速/高性能金属氧化物半导体晶体管及其制造方法
US5920783A (en) * 1998-02-07 1999-07-06 United Microelectronics Corp. Method of fabricating a self-aligned silicide MOSFET
US6316302B1 (en) * 1998-06-26 2001-11-13 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6358826B1 (en) * 1999-06-02 2002-03-19 Advanced Micro Devices, Inc. Device improvement by lowering LDD resistance with new spacer/silicide process
US6455362B1 (en) * 2000-08-22 2002-09-24 Micron Technology, Inc. Double LDD devices for improved dram refresh
US6350696B1 (en) * 2000-09-28 2002-02-26 Advanced Micro Devices, Inc. Spacer etch method for semiconductor device
KR20020033327A (ko) * 2000-10-30 2002-05-06 박종섭 반도체소자의 제조 방법

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