CN102479709B - 晶体管及其制作方法 - Google Patents

Abstract

本发明提供了一种晶体管及其制作方法，该方法包括：提供半导体衬底，所述半导体衬底上依次形成有掩埋绝缘层和半导体层；刻蚀所述半导体层和掩埋绝缘层，在所述半导体层和掩埋绝缘层内形成暴露出所述半导体衬底的沟槽；在所述沟槽的侧壁形成掩埋侧墙；在所述半导体层上形成外延层，所述外延层填充满所述沟槽；在所述外延层上形成栅极结构，所述栅极结构位于所述沟槽和掩埋侧墙上方；以所述栅极结构为掩膜，进行离子注入，在所述半导体层和外延层内形成源区和漏区，所述源区和漏区分别位于所述掩埋侧墙两侧。本发明改善了晶体管的短沟道效应，提高了晶体管的性能。

Description

晶体管及其制作方法

技术领域

本发明涉及半导体领域，特别涉及晶体管及其制作方法。

背景技术

金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。

继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层103。

接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。

接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。

在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。

在实际中发现，现有方法制作的晶体管短沟道效应明显，器件的性能不理想。

发明内容

本发明解决的问题是提供了一种晶体管及其制作方法，抑制了晶体管的短沟道效应，改善了晶体管的性能。

为解决上述问题，本发明提供了一种晶体管的制作方法，包括：

提供半导体衬底，所述半导体衬底上依次形成有掩埋绝缘层和半导体层；

刻蚀所述半导体层和掩埋绝缘层，在所述半导体层和掩埋绝缘层内形成暴露出所述半导体衬底的沟槽；

在所述沟槽的侧壁形成掩埋侧墙；

在所述半导体层上形成外延层，所述外延层填充满所述沟槽；

在所述外延层上形成栅极结构，所述栅极结构位于所述沟槽和掩埋侧墙上方；

以所述栅极结构为掩膜，进行离子注入，在所述半导体层和外延层内形成源区和漏区，所述源区和漏区分别位于所述掩埋侧墙两侧。

可选地，所述沟槽的宽度范围为5纳米～1微米。

可选地，所述掩埋侧墙的厚度范围为3纳米～30纳米。

可选地，位于所述半导体层上方的外延层的厚度范围为20纳米～100纳米。

可选地，还包括：在所述外延层内形成轻掺杂区的步骤，所述轻掺杂区位于所述掩埋侧墙和栅极结构的两侧。

可选地，所述掩埋侧墙的材质为绝缘材质。

相应地，本发明还提供了一种晶体管，包括：

半导体衬底；

掩埋绝缘层，位于所述半导体衬底上；

半导体层，位于所述掩埋绝缘层上；

沟槽，位于所述掩埋绝缘层和半导体层内；

掩埋侧墙，位于所述沟槽的侧壁；

外延层，位于所述半导体层上，所述外延层填充满所述沟槽；

栅极结构，位于所述外延层上；

源区，位于所述栅极结构一侧的半导体层和外延层内；

漏区，位于所述栅极结构另一侧的半导体层和外延层内。

可选地，所述掩埋侧墙的厚度范围为3纳米～30纳米。

可选地，位于所述半导体层上方的外延层的厚度范围为20纳米～100纳米。

可选地，还包括：轻掺杂区，位于所述隔离结构和栅极结构的两侧的外延层内。

可选地，所述沟槽的宽度范围为5纳米～1微米。

可选地，所述掩埋侧墙的材质为绝缘材质。

与现有技术相比，本发明具有以下优点：

提供形成有掩埋绝缘层和半导体层的半导体衬底，刻蚀所述半导体层和掩埋绝缘层，在所述半导体层和掩埋绝缘层内形成暴露出所述半导体衬底的沟槽，在所述沟槽的侧壁形成掩埋侧墙；在所述半导体层上形成外延层，所述外延层填充满所述沟槽在所述外延层上形成栅极结构，所述栅极结构位于所述沟槽和掩埋侧墙上方；以所述栅极结构为掩膜，进行离子注入，在所述半导体层和外延层内形成源区和漏区，所述源区和漏区分别位于所述掩埋侧墙两侧。由于所述源区和漏区位于所述掩埋侧墙的两侧，从而所述掩埋侧墙可以防止源区和漏区的掺杂离子横向扩散，从而改善晶体管的短沟道效应，并且由于所述源区和漏区位于掩埋绝缘层上方的半导体层上，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。

附图说明

图1～图3是现有技术的晶体管制作方法剖面结构示意图；

图4是本发明的晶体管制作方法流程示意图；

图5～图10是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式

现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。

为了解决上述问题，发明人提出一种晶体管的制作方法，请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底，所述半导体衬底上依次形成有掩埋绝缘层和半导体层；

步骤S2，刻蚀所述半导体层和掩埋绝缘层，在所述半导体层和掩埋绝缘层内形成暴露出所述半导体衬底的沟槽；

步骤S3，在所述沟槽的侧壁形成掩埋侧墙；

步骤S4，在所述半导体层上形成外延层，所述外延层填充满所述沟槽；

步骤S5，在所述外延层上形成栅极结构，所述栅极结构位于所述沟槽和掩埋侧墙上方；

步骤S6，以所述栅极结构为掩膜，进行离子注入，在所述半导体层和外延层内形成源区和漏区，所述源区和漏区分别位于所述掩埋侧墙两侧。

下面将结合具体实施例对本发明的技术方案进行详细地说明。

为了更好地说明本发明的技术方案，请结合图5～图10所示的本发明一个实施例的晶体管制作方法剖面结构示意图。

首先，请参考图5，提供半导体衬底200。所述半导体衬底200材质可以为硅或锗硅。所述半导体衬底200上依次形成有掩埋绝缘层212和半导体层211。

作为本发明的一个实施例，所述半导体衬底200、掩埋绝缘层212和半导体层211可以利用现有的绝缘体上硅结构(Silicon-On-Insulator，SOI)，即利用所述绝缘体上硅结构的硅衬底作为所述半导体衬底，利用所述绝缘体上硅结构的绝缘层作为所述掩埋绝缘层212，利用所述绝缘体上硅结构绝缘层上的硅作为所述半导体层211。所述半导体层211的材质与所述半导体衬底200的材质相同，所述半导体层211的厚度范围为0.05微米～0.2微米。所述掩埋绝缘层212的厚度范围为5～100埃，所述掩埋绝缘层212的材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

作为本发明的其他实施例，所述掩埋绝缘层212和半导体层211的制作方法可以为：

提供半导体衬底；

对所述半导体衬底进行氧离子注入，在所述半导体衬底内形成掩埋绝缘层；

对所述半导体衬底进行退火，消除离子注入对所述掩埋绝缘层上方的半导体衬底造成的损伤，所述掩埋绝缘层上方的半导体衬底作为所述半导体层。

然后，请参考图6，刻蚀所述半导体层211和掩埋绝缘层212，在所述半导体层211和掩埋绝缘层212内形成暴露出所述半导体衬底200的沟槽。

作为一个实施例，所述沟槽的深度等于所述半导体层211和掩埋绝缘层212的厚度之和。在本发明的其他实施例中，所述沟槽的深度还可以大于所述半导体层211和掩埋绝缘层212的厚度之和。

在本发明中，所述沟槽的侧壁将形成掩埋侧墙，所述掩埋侧墙将用于防止后续形成的源区和漏区之间的掺杂离子相互扩散，因此，所述沟槽的宽度应结合后续将要形成的源区和漏区之间的距离进行设置，优选所述沟槽的宽度等于所述源区和漏区之间的距离。所述沟槽的宽度范围为5纳米～1微米。例如所述沟槽的宽度可以为5纳米、500纳米或1微米。

然后，请参考图7，在所述半导体层211和沟槽内形成绝缘层214，所述绝缘层214覆盖所述沟槽的侧壁和底部。所述绝缘层214的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。作为一个实施例，所述绝缘层214的材质为氧化硅，其可以利用氧化工艺或化学气相沉积工艺形成，所述绝缘层214的厚度范围为3纳米～30纳米。

然后，请参考图8，去除位于沟槽底部和半导体层211上的绝缘层214，位于所述沟槽侧壁的绝缘层214形成掩埋侧墙213，所述掩埋侧墙213的厚度范围为3～30纳米。

所述掩埋侧墙213用于防止后续形成的源区和漏区的掺杂离子之间扩散。

去除所述绝缘层214的方法为刻蚀工艺，所述刻蚀工艺与现有的刻蚀工艺相同，作为本领域技术人员的公知技术，在此不做详细的说明。

然后，请参考图9，在所述半导体层211上形成外延层214，所述外延层214填充满所述沟槽，所述外延层214利用外延沉积工艺制作。所述外延沉积工艺的参数与现有工艺相同，作为本领域技术人员的公知技术，在此不做详细的说明。

所述外延层214的材质与所述半导体层211和半导体衬底200的材质相同，即所述外延层214的材质为硅。

其中位于所述半导体层211上的外延层214用于在后续的工艺步骤中制作轻掺杂区。位于所述半导体层211上的外延层214的厚度应根据需要形成的轻掺杂区的深度设计。所述位于半导体层211上的外延层214的厚度优选为等于所述轻掺杂区的深度。作为一个实施例，所述位于半导体层211上的外延层214的厚度为20纳米～100纳米。

接着，请继续参考图9，在所述外延层214上形成栅极结构。所述栅极结构包括：

栅介质层204，位于所述外延层214上，所述栅介质层204的厚度范围为10～100埃，其材质为氧化硅；

多晶硅栅极205，位于所述栅介质层204上，所述多晶硅栅极205的厚度范围为500～8000埃；

氧化层206，位于所述栅介质层204的侧壁、多晶硅栅极205的侧壁和顶部，所述氧化层206的厚度范围为10～100埃，所述氧化层206、多晶硅栅极205和栅介质层204构成所述栅极结构。

然后，继续参考图9，以所述栅极结构为掩膜，进行轻掺杂离子注入(LDDimplant)，在所述栅极结构两侧的外延层214内形成轻掺杂区。所述轻掺杂离子注入与现有的轻掺杂离子注入相同，作为本领域技术人员的公知技术，在此不做详细说明。

所述轻掺杂区之间的外延层214用于后续形成的源区和漏区之间的导电沟道。

然后，请参考图10，在所述栅极结构两侧的外延层214表面形成侧墙(spacer)208。本实施例中，所述侧墙208为由氧化硅层-氮化硅层-氧化硅层构成的多层结构。在其他的实施例中，所述侧墙208还可以为单层绝缘材质，例如所述侧墙208为氧化硅层或氮化硅层。

最后，继续参考图10，以所述栅极结构和侧墙为掩膜，进行源漏离子注入(SD implant)，在所述半导体层211和外延层214内形成源区209和漏区210，所述源区209和漏区210分别位于所述掩埋侧墙214两侧。

所述源漏离子注入的参数与现有技术相同，作为本领域技术人员的公知技术，在此不做赘述。

由于本发明在所述源区209和漏区210之间形成了掩埋侧墙214，从而所述掩埋侧墙214可以防止所述源区209和漏区210之间的掺杂离子相互扩散，从而改善了短沟道效应。

由于所述源区209和漏区210位于所述掩埋绝缘层212上方，从而避免了所述源区209或漏区210与所述半导体衬底100之间形成结电容，减小了结漏电流，改善了晶体管的性能。

经过上述方法，形成的晶体管结构请参考图10。所述晶体管包括：

半导体衬底200；

掩埋绝缘层212，位于所述半导体衬底200上；

半导体层211，位于所述掩埋绝缘层212上，所述半导体层211的厚度范围为0.05微米～0.2微米，所述半导体层211的材质与所述半导体衬底200的材质相同，本实施例中，所述材质为硅；

沟槽，位于所述掩埋绝缘层212和半导体层211内；

掩埋侧墙213，位于所述沟槽的侧壁；

外延层214，位于所述半导体层211上，所述外延层214填充满所述沟槽；

栅极结构，位于所述外延层211上；

源区209，位于所述栅极结构一侧的半导体层211和外延层214内；

漏区210，位于所述栅极结构另一侧的半导体层211和外延层214内；

轻掺杂区，位于所述隔离结构和栅极结构的两侧的外延层214内。

其中，所述栅极结构包括：

栅介质层204，位于所述外延层214上，所述栅介质层204的厚度范围为10～100埃，其材质为氧化硅；

多晶硅栅极205，位于所述栅介质层204上，所述多晶硅栅极205的厚度范围为500～8000埃；

氧化层206，位于所述栅介质层204的侧壁、多晶硅栅极205的侧壁和顶部，所述氧化层206的厚度范围为10～100埃。

所述掩埋绝缘层212的材质为氧化硅、氮化硅、碳化硅或氮氧化硅，述掩埋绝缘层212的厚度范围为5～100埃。

作为一个实施例，所述沟槽的宽度范围为5纳米～1微米，所述掩埋测光强213的厚度范围为3纳米～30纳米。

作为一个实施例，位于所述半导体层211上方的外延层214的厚度范围为20纳米～100纳米。

综上，本发明提供的晶体管及其制作方法，在源区和漏区之间形成隔离侧墙，所述隔离侧墙可以防止源区和漏区之间的掺杂离子扩散，改善了晶体管的短沟道效应，由于所述源区和漏区位于掩埋绝缘层上方，因此所述掩埋绝缘层防止源区和漏区与半导体衬底之间形成结电容，减小了结漏电流，改善了晶体管的性能。

虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种晶体管的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上依次形成有掩埋绝缘层和半导体层；

刻蚀所述半导体层和掩埋绝缘层，在所述半导体层和掩埋绝缘层内形成暴露出所述半导体衬底的沟槽；

在半导体层表面、所述沟槽的侧壁和底部覆盖绝缘层，去除位于所述半导体层表面以及沟槽底部的绝缘层，形成覆盖所述沟槽整个侧壁的掩埋侧墙；在所述半导体层上形成外延层，所述外延层填充满所述沟槽且使所述外延层的一部分覆盖在所述半导体层上，位于所述半导体层上方的外延层用于形成轻掺杂区；

在所述外延层上形成栅极结构，所述栅极结构位于所述沟槽和掩埋侧墙上方；

以所述栅极结构为掩膜，进行离子注入，在所述半导体层和外延层内形成源区和漏区，所述源区和漏区分别位于所述掩埋侧墙两侧。

2.如权利要求1所述的晶体管的制作方法，其特征在于，所述沟槽的宽度范围为5纳米～1微米。

3.如权利要求1所述的晶体管的制作方法，其特征在于，所述掩埋侧墙的厚度范围为3纳米～30纳米。

4.如权利要求1或2所述的晶体管的制作方法，其特征在于，位于所述半导体层上方的外延层的厚度范围为20纳米～100纳米。

5.如权利要求1所述的晶体管的制作方法，其特征在于，还包括：在所述外延层内形成轻掺杂区的步骤，所述轻掺杂区位于所述掩埋侧墙和栅极结构的两侧。

6.如权利要求1所述的晶体管的制作方法，其特征在于，所述半导体层的材质与所述半导体衬底的材质相同，所述半导体层的厚度范围为0.05微米～0.2微米。

7.如权利要求1所述的晶体管的制作方法，其特征在于，所述掩埋侧墙的材质为绝缘材质。

8.一种晶体管，其特征在于，采用如权利要求1～7所述的制作方法形成，包括：

半导体衬底；

掩埋绝缘层，位于所述半导体衬底上；

半导体层，位于所述掩埋绝缘层上；

沟槽，位于所述掩埋绝缘层和半导体层内；

掩埋侧墙，覆盖于所述沟槽的整个侧壁上；

外延层，位于所述半导体层上，所述外延层填充满所述沟槽且所述外延层的一部分覆盖在所述半导体层上，位于所述半导体层上方的外延层用于形成轻掺杂区；

栅极结构，位于所述外延层上；

源区，位于所述栅极结构一侧的半导体层和外延层内；

漏区，位于所述栅极结构另一侧的半导体层和外延层内。

9.如权利要求8所述的晶体管，其特征在于，所述沟槽的宽度范围为5纳米～1微米。

10.如权利要求8所述的晶体管，其特征在于，所述掩埋侧墙的厚度范围为3纳米～30纳米。

11.如权利要求8或9所述的晶体管，其特征在于，位于所述半导体层上方的外延层的厚度范围为20纳米～100纳米。

12.如权利要求8所述的晶体管，其特征在于，所述掩埋侧墙的材质为绝缘材质。