JP6969543B2 - 半導体装置、ｃｍｏｓ回路及び電子機器 - Google Patents

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Description

本技術は、トランジスタ構造を有する半導体装置、ＣＭＯＳ回路及び電子機器に関する。
トランジスタにおいては、オン時のソースとドレイン間の抵抗であるオン抵抗（Ｒｏｎ）の低減が求められている。オン抵抗は、トランジスタのチャネルに応力を印加してキャリア移動度を向上させることによって低減することが可能であり、応力値が高いほどキャリア移動度が向上することが報告されている（参考文献：IEEE ELECTRON DEVICE LETTERS, VOL.28, NO.1, JANUARY2007）。
Ｎ型トランジスタでは、チャネルに引っ張り方向（Tensil)の膜応力を印加することにより電子移動度を向上させることができ、Ｐ型トランジスタではチャネルに圧縮方向（compressive)の膜応力を印加することにより正孔移動度を向上させることができる。
例えば、特許文献１には、膜応力を有するストレスライナー膜を利用してチャネルに応力を印加し、キャリア移動度を向上させたトランジスタ構造を備える半導体装置が開示されている。ストレスライナー膜は、ＳｉＮ等の膜応力を生じさせる材料が用いられ、ゲート上とソース及びドレインが形成されたシリコン層上に形成されている。
特開２０１１−１９９１１２号公報
しかしながら、ストレスライナー膜をゲート及びシリコン層上に形成した場合、応力はチャネルの端部に集中し、チャネルの中央部に向かって減少する。このため、チャネルの全体に応力が伝達されず、キャリア移動度の向上効果が十分に得られなくなる。
一方で、シリコン層の厚みを薄くすることにより、チャネルに印加される応力を向上させることが可能である。しかしながら、シリコン層の厚みを薄くすると、シリコン層内のシート抵抗が増大し（参考文献：沖電気研究開発レター 2000年10月 第184号 Vol.67 No.3）、オン抵抗の減少効果が得られなくなる上、オフ容量（オフ時の寄生容量）が増大するという問題がある。このように、オン抵抗やオフ容量が小さく、電気特性に優れたトランジスタ構造が求められている。
以上のような事情に鑑み、本技術の目的は、電気特性に優れる半導体装置、ＣＭＯＳ回路及び電子機器を提供することにある。
上記目的を達成するため、本技術の一形態に係る半導体装置は、中空領域又は絶縁領域を具備する。
上記中空領域又は上記絶縁領域は、第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられている。
この構成によれば、ボディ領域に中空領域又は絶縁領域が設けられていることにより、ボディ領域の体積が低減し、オフ容量を低下させることができる。また、チャネルに膜応力が印加されると、中空領域又は絶縁領域によってチャネルに膜応力が集中し、チャネルのキャリア移動度が向上する。これによって、オン抵抗を低減することができる。即ち、上記構成によれば、オフ容量及びオン抵抗の両者を低減し、電気特性に優れる半導体装置とすることが可能である。
上記半導体装置は、上記チャネルに膜応力を印加するストレスライナー膜をさらに具備してもよい。
ストレスライナー膜によってチャネルに膜応力を印加することが可能である。
上記半導体装置は、ゲート絶縁膜と、上記ゲート絶縁膜を介して上記ボディ領域と対向するゲートと、上記ゲートに隣接するサイドウォールとをさらに具備し、上記中空領域又は上記絶縁領域の上記チャネル側の端部のチャネル長に平行な第１の方向における幅は、
ゲート長と上記第１の方向におけるサイドウォールの幅の和より小さくてもよい。
チャネルに印加される膜応力は、中空領域又は絶縁領域のチャネル側端部の幅が小さい方が大きくなる。このため、同端部の幅はゲート長及びサイドウォールの幅の和より小さい方が好適である。
上記中空領域又は上記絶縁領域の上記チャネル側の端部の上記第１の方向における幅は、上記ゲート長より小さくてもよい。
中空領域又は絶縁領域のチャネル側端部の幅は、ゲート長より小さいとより好適である。
上記中空領域又は上記絶縁領域の上記チャネル側とは反対側の端部の上記第１の方向における幅は上記ゲート長より大きくてもよい。
中空領域又は絶縁領域の体積が大きい方が、オフ時の空乏化が促進され、オフ容量が低減する。上記のように中空領域又は絶縁領域のチャネル側端部は幅が小さい方がよいが、チャネル側とは反対側の端部は幅を大きくすることにより、中空領域又は絶縁領域の体積を大きくすることが可能である。
上記中空領域又は上記絶縁領域は、上記中空領域又は上記絶縁領域によって薄化された上記ボディ領域の厚みが１０ｎｍ以上１２０ｎｍ以下となるように形成されていてもよい。
中空領域又は絶縁領域によって薄化されたボディ領域は厚みが小さい方がチャネルに印加される膜応力が大きくなって好適である。しかしながら薄化されたボディ領域にはチャネルが形成されるため、このボディ領域の厚みは、チャネルでのキャリア移動を妨げない程度にする必要がある。チャネルの厚みは１０ｎｍ未満であるため、薄化されたボディ領域の厚みは１０ｎｍ以上が好適である。また、薄化されたボディ領域の厚みが１２０ｎｍより大きいと、中空領域または絶縁領域によってチャネルに印加される膜応力が増大する効果が小さくなるため、薄化されたボディ領域の厚みは１２０ｎｍ以下が好適である。
上記中空領域又は上記絶縁領域は、トランジスタがオフの状態で上記ボディ領域が完全空乏化する体積を有してもよい。
中空領域又は上記絶縁領域の体積を、トランジスタがオフの状態でボディ領域が完全空乏化する体積とすることにより、オフ容量を低減することが可能である。
上記半導体装置は、上記第１の半導体型がＮ型であり、上記第２の半導体型がＰ型であるＮＭＯＳ（Ｎ型Metal Oxide Semiconductor）であり、上記ストレスライナー膜は、上記チャネルに引っ張り方向の膜応力を印加してもよい。
半導体装置がＮＭＯＳであり、チャネルがＮ型の半導体領域となる場合には、チャネルに引っ張り方向の膜応力を印加することにより、電子移動度を向上させることができる。
上記半導体装置は、上記第１の半導体型がＰ型であり、上記第２の半導体型がＮ型であるＰＭＯＳ（Ｐ型Metal Oxide Semiconductor）であり、上記ストレスライナー膜は、上記チャネルに圧縮方向の膜応力を印加してもよい。
半導体装置がＰＭＯＳであり、チャネルがＰ型の半導体領域となる場合には、チャネルに圧縮方向の膜応力を印加することにより、正孔移動度を向上させることができる。
上記半導体装置は、ＳＯＩ構造又はＳｏＮ構造を有していてもよい。
上記半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
上記ストレスライナー膜は、シリコン窒化物からなり、上記絶縁領域は、シリコン酸化物からなるものであってもよい。
請求項１に記載の半導体装置であって、
上記絶縁領域は、上記チャネルに膜応力を印加するものであってもよい。
絶縁領域によってチャネル膜応力を印加してもよく、絶縁領域とストレスライナー膜の両方によってチャネルに膜応力を印加してもよい。
上記目的を達成するため、本技術の一形態に係るＣＭＯＳ（Complementary MOS）回路は、中空領域又は絶縁領域を具備する半導体装置から構成されている。
上記中空領域又は上記絶縁領域は、第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられている。
上記目的を達成するため、本技術の一形態に係る電子機器は、中空領域又は絶縁領域を具備する半導体装置を含む。
上記中空領域又は上記絶縁領域は、第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられている。
以上のように、本技術によれば、電気特性に優れる半導体装置、ＣＭＯＳ回路及び電子機器を提供することが可能である。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施形態に係る半導体装置の断面図である。 同半導体装置の動作を示す模式図である。 同半導体装置の動作を示す模式図である。 同半導体装置においてチャネルに印加される膜応力を示す模式図である。 同半導体装置が備える中空領域の模式図である。 比較例に係る半導体装置の断面図である。 同半導体装置における応力のシミュレーション結果である。 同半導体装置における応力のシミュレーション結果である。 本技術に係る半導体装置における応力のシミュレーション結果である。 同半導体装置における中空領域の作用を示す模式図である。 同半導体装置が備える中空領域の大きさを示す模式図である。 同半導体装置が備える中空領域の上端部の幅による応力の増大効果を示すグラフである。 同半導体装置が備える中空領域のシリコン層厚みによる応力の増大効果を示すグラフである。 同半導体装置が備える中空領域の大きさを示す模式図である。 同半導体装置の第１の製造方法を示す模式図である。 同半導体装置の第１の製造方法におけるホールの位置を示す模式図である。 同半導体装置の第１の製造方法におけるホールの位置を示す模式図である。 同半導体装置の第２の製造方法を示す模式図である。 同半導体装置の第３の製造方法を示す模式図である。 同半導体装置が備える中空領域の各種形状を示す模式図である。 本技術の実施形態に係る、絶縁領域を備える半導体装置の断面図である。 同半導体装置における応力のシミュレーション結果である。 同半導体装置が備える中空領域の上端部の幅による応力の増大効果を示すグラフである。 同半導体装置が備える中空領域のシリコン層厚みによる応力の増大効果を示すグラフである。
本実施形態に係る半導体装置について説明する。
［半導体装置の構成］
図１は、本実施形態に係る半導体装置１００の構成を示す断面図である。同図に示すように、半導体装置１００は、シリコン層１０１、ゲート１０２、サイドウォール１０３、ストレスライナー膜１０４、層間絶縁膜１０５、ソースコンタクト１０６、ドレインコンタクト１０７及びＢＯＸ層１０８を備え、トランジスタを構成する。
なお、以下の図において相互に直交する３方向をそれぞれＸ方向、Ｙ方向及びＺ方向とする。Ｘ方向はトランジスタにおけるチャネル長の方向であり、Ｙ方向はチャネル幅の方向である。
半導体装置１００は、ＭＯＳ（Metal Oxide Semiconductor）構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とすることができる。ＭＯＳはＮ型のチャネルが形成されるＮＭＯＳであってもよく、Ｐ型のチャネルが形成されるＰＭＯＳであってもよい。また、半導体装置１００はＭＯＳＦＥＴに限られず、各種構造を有するトランジスタとすることができる。以下の説明では、ＮＭＯＳを例にとって説明する。
シリコン層１０１は、シリコン（Ｓｉ）からなる層である。シリコン層１０１にはソース１１１及びドレイン１１２が設けられている。ソース１１１及びドレイン１１２はシリコン層１０１を構成するシリコンにリン（Ｐ）またはヒ素（Ａｓ）等のｎ型ドーパントをドープした領域である。
同図に示すように、ソース１１１及びドレイン１１２は離間しており、ソース１１１とドレイン１１２の間にはホウ素（Ｂ）又はアルミニウム（Ａｌ）等のＰ型ドーパントがドープされたボディ領域１１３が設けられている。
ソース１１１とボディ領域１１３の間とドレイン１１２とボディ領域１１３の間には、ｎ型ドーパントをソース１１１及びドレイン１１２より低濃度でドーピングした低濃度拡散層（ＬＤＤ：Lightly Doped Drain）１１４が設けられている。なお、低濃度拡散層１１４はソース１１１及びドレイン１１２とボディ領域１１３の間の電界集中を緩和する層であり、必ずしも設けられなくてもよい。
半導体装置１００がＰＭＯＳの場合には、ソース１１１、ドレイン１１２及び低濃度拡散層１１４はＰ型のドーパントをドープした領域とし、ボディ領域１１３はＮ型のドーパントをドープした領域とすることができる。
シリコン層１０１のソース１１１とドレイン１１２の間にはチャネルが形成され、ボディ領域１１３のチャネル下には中空領域１２１が設けられている。これらの詳細については後述する。
ソース１１１の表層側にはソース接続層１１５が設けられている。ソース接続層１１５は、ソースコンタクト１０６とソース１１１の間の抵抗を低減するための層であり、コバルトシリサイド（ＣｏＳｉ）等の金属シリサイドからなる。ソース接続層１１５は、シリコン層１０１上にコバルト等の金属膜を成膜し、加熱等によって金属をシリコン中に拡散させることにより形成することができる。
ドレイン１１２の表層側にはドレイン接続層１１６が設けられている。ドレイン接続層１１６は、ドレインコンタクト１０７とドレイン１１２の間の抵抗を低減するための層であり、コバルトシリサイド（ＣｏＳｉ）等の金属シリサイドからなる。ドレイン接続層１１６は、シリコン層１０１上にコバルト等の金属膜を成膜し、加熱等によって金属をシリコン中に拡散させることにより形成することができる。
ゲート１０２は、ゲート絶縁膜１１７を介してのシリコン層１０１上に設けられており、ゲート絶縁膜１１７を介してボディ領域１１３に対向する。ゲート１０２はタングステン（Ｗ）や多結晶シリコン等の導電性材料からなる。ゲート絶縁膜１１７はシリコン層１０１とゲート１０２を絶縁する層であり、二酸化ケイ素（ＳｉＯ２）等の絶縁性材料からなる。以下、ゲート１０２のＸ方向に沿った長さをゲート長とし、Ｙ方向に沿った幅をゲート幅とする。
サイドウォール１０３は、ゲート１０２に隣接して設けられ、ＳｉＯ２等の絶縁性材料からなる。サイドウォール１０３は、ソース接続層１１５及びドレイン接続層１１６を構成する金属シリサイドを形成する際にエッチングマスクとして利用される。
ストレスライナー膜１０４は、窒化ケイ素（ＳｉＮ）等の膜応力を有する材料からなり、シリコン層１０１、ゲート１０２及びサイドウォール１０３上に形成され、後述するようにチャネルに応力を印加する。
ストレスライナー膜１０４はＰＶＤ（Physical Vapor Deposition）やＣＶＤ（chemical vapor deposition）によって形成することが可能である。ストレスライナー膜１０４の形成方法や厚みによってストレスライナー膜１０４の膜応力を調整することができる。なお、ストレスライナー膜１０４は、ソースコンタクト１０６及びドレインコンタクト１０７のエッチングストッパと兼用されていてもよい
層間絶縁膜１０５は、絶縁性材料からなり、ストレスライナー膜１０４上に積層されている。層間絶縁膜１０５は、ＳｉＯ２等の絶縁性材料からなり、トランジスタを絶縁する。
ソースコンタクト１０６は、ソース接続層１１５に接続され、ソース接続層１１５を介してソース１１１に電気的に接続されている。ソースコンタクト１０６は、コバルト等の導電性材料からなる。
ドレインコンタクト１０７は、ドレイン接続層１１６に接続され、ドレイン接続層１１６を介してドレイン１１２に電気的に接続されている。ドレインコンタクト１０７は、コバルト等の導電性材料からなる。
ＢＯＸ（Buried OXide）層１０８は、シリコン基板中に形成されたＳｉＯ２からなる層である。ＢＯＸ層１０８を設けることにより、トランジスタの寄生容量を低減することができる。ＢＯＸ層が設けられたシリコン基板はＳＯＩ（silicon on insulator）基板と呼ばれ、ＳＯＩ基板上に形成された半導体装置はＳＯＩ構造を有する。
なお、ＢＯＸ層１０８は必ずしも設けられてなくもよい。また、ＢＯＸ層１０８の代わりに空隙を設けてもよい。このような基板はＳｏＮ（silicon on nothing)基板と呼ばれ、ＳｏＮ基板上に形成された半導体装置はＳｏＮ構造を有する。
［半導体装置の動作］
半導体装置１００の動作について説明する。
図２及び図３は半導体装置１００の動作を示す模式図である。ゲート１０２とソース１１１の間に電圧が印加されていない状態では、図２に示すようにＮ型半導体であるソース１１１とドレイン１１２の間にＰ型半導体であるボディ領域１１３が存在しており、ソース１１１とドレイン１１２の間には電流は流れない（オフ状態）。
ゲート１０２とソース１１１の間に電圧を印加すると、ボディ領域１１３において、正孔がゲート１０２と反対側に移動し、電子はゲート１０２側に移動する。これにより、図３に示すように、シリコン層１０１のうちゲート１０２と対向する部分にＮ型半導体であるチャネル１２２が形成される。
この状態でソース１１１とドレイン１１２の間に電圧を印加すると、チャネル１２２を介してソース１１１からドレイン１１２に電流（図中矢印）が流れる（オン状態）。
なお、半導体装置１００がＰ型トランジスタである場合には、ゲート１０２とソース１１１の間に電圧を印加すると、正孔がゲート１０２側に移動し、Ｐ型半導体であるチャネル１２２が形成される。
［ストレスライナー膜について］
上記のように半導体装置１００はストレスライナー膜１０４を備え、ストレスライナー膜１０４はチャネル１２２に膜応力を印加する。図４は、ストレスライナー膜１０４によりチャネル１２２に印加される応力を示す模式図である。同図に示すように、ストレスライナー膜１０４は引っ張り方向（Tensil)の膜応力をチャネル１２２に印加する。
ストレスライナー膜１０４によりチャネル１２２に膜応力を印加することにより、チャネル１２２における電子移動度が向上する。なお、半導体装置１００は、チャネル１２２に膜応力が印加される構造であればよく、ストレスライナー膜１０４以外の構成によってチャネル１２２に膜応力が印加される構造であってもよい。
なお、図４に示す膜応力は、半導体装置１００がＮＭＯＳの場合である。半導体装置１００がＰＭＯＳの場合には、図４とは逆に圧縮方向（compressive)の膜応力をチャネル１２２に印加することにより、正孔移動度を向上させることができる。
［中空領域について］
上記のように、チャネル１２２の下のボディ領域１１３には中空領域１２１が設けられている。図５は中空領域１２１を示す模式図である。
中空領域１２１の上端部（ゲート１０２側端部）は、チャネル１２２のキャリア移動を妨げない位置に設けられる。同図に示すように、チャネル１２２のシリコン層１０１表面からの深さを深さＤ１とすると、中空領域１２１の上端部は深さＤ１より深い位置となるように設けられる。
中空領域１２１の下端部（ＢＯＸ層１０８側端部）は、ＢＯＸ層１０８に隣接していもよく、ＢＯＸ層１０８から離間していてもよい。ソース１１１とドレイン１１２のシリコン層１０１の表面からの深さを深さＤ２とすると、中空領域１２１の下端部は深さＤ２と同等の位置、又は深さＤ２より浅い位置が好適である。
また、シリコン基板がＳｏＮ基板である場合には、ＢＯＸ層１０８の代わりに空隙が設けられるが、中空領域１２１はこの空隙に連通していてもよい。
［中空領域による効果について］
中空領域１２１による効果について、比較例との比較の上で説明する。
図６は比較例に係る半導体装置２００の模式図である。同図示すように、半導体装置２００は、シリコン層２０１、ゲート２０２、サイドウォール２０３、ストレスライナー膜２０４、層間絶縁膜２０５、ソースコンタクト２０６、ドレインコンタクト２０７及びＢＯＸ層２０８を備える。
シリコン層２０１には、ソース２１１、ドレイン２１２、ボディ領域２１３、低濃度拡散層２１４、ソース接続層２１５及びドレイン接続層２１６が設けられている。ゲート２０２はゲート絶縁膜２１７を介してボディ領域２１３と対向する。オン状態では、ソース２１１とドレイン２１２の間にはチャネル２２２が形成される。
本実施形態に係る半導体装置１００とは異なり、半導体装置２００ではボディ領域２１３に中空領域が設けられていない。
図７は、上記構成を有する半導体装置２００に対して応力シミュレーションを行った結果であり、最大主応力分布を画像可したものである。応力が大きい領域ほど濃色で示されている。応力シミュレーションはＭＯＳＴｒにより計算されたものであり、シリコン層２０１の厚みは１７０ｎｍとした。
同図に示すように、ストレスライナー膜２０４による応力は主にサイドウォール２０３直下のシリコン層２０１に印加されており、チャネル２２２の中央部にいくほど応力が低減している。このため、チャネル２２２の全体に十分に応力が印加されず、キャリア移動度の向上効果は小さい。
したがって、ストレスライナー膜２０４によるオン抵抗の低減効果も小さくなる。具体的にはストレスライナー膜２０４の厚みと膜応力を現実的なものとすると、オン抵抗は２〜３％程度の低減に留まる。
一方、シリコン層２０１の厚みを薄くすることにより、チャネル２２２に印加される応力を向上させることができる。図８は、シリコン層２０１の厚みを２０ｎｍとしたときの応力シミュレーションの結果である。
同図に示すように、シリコン層２０１の厚みを薄くすることにより、チャネル２２２に印加される応力が増大している。しかしながら、シリコン層２０１の厚みを薄くすると、ソース２１１及びドレイン２１２の拡散抵抗が大きくなる。また、ソース接続層２１５及びドレイン接続層２１６の形成が不十分となりシート抵抗が増大する。
したがって、シリコン層２０１の厚みを薄くすると、応力増大によるキャリア移動度の向上効果は得られるものの、他の抵抗成分が増大し、キャリア移動度の向上効果が相殺されてしまう。これにより、オン抵抗は減少せず、むしろ増大してしまう。
これに対し、本実施形態に係る半導体装置１００においては、上記のようにチャネル１２２の下に中空領域１２１が設けられている。図９は、半導体装置１００に対して応力シミュレーションを行った結果であり、最大主応力分布を画像可したものである。応力が大きい領域ほど濃色で示されている。応力シミュレーションはＭＯＳＴｒにより計算されたものである。
同図に示すように、チャネル１２２の下に中空領域１２１を設けることにより、チャネル１２２に応力が集中し、チャネル１２２の全体にわたって応力が印加されていることがわかる。
図１０は、中空領域１２１の作用を示す模式図であり、応力を矢印で示す。半導体装置２００においては、サイドウォール２０３の直下（図中Ｓ）に応力が集中し、チャネル２２２では応力が分散する構造となっている。
これに対し、半導体装置１００においては、応力がサイドウォール１０３の直下（図中Ｓ）に集中せず、中空領域１２１に向かって分布するようになるため、チャネル１２２の中央部分に応力が印加される。
このように、半導体装置１００においては、中空領域１２１を設けることにより、半導体装置２００に比べてチャネル１２２に印加される応力が増加し、キャリア移動度が向上する。これにより、オン抵抗を減少させることができる。具体的には、半導体装置１００では、半導体装置２００に比べ、オン抵抗を９％低減することが可能である。加えて、ソース１１１とドレイン１１２の間の破壊電圧（ＢＶｄｓ）も改善することが可能である。
さらに、シリコン層１０１の厚みを薄くする必要がないため、ソース１１１及びドレイン１１２の拡散抵抗やソース接続層１１５及びドレイン接続層１１６のシリサイド抵抗が生じない。また、中空領域１２１を、トランジスタのオフ時においてボディ領域１３１が完全空乏化される体積とすることにより、オフ時の容量であるオフ容量（Ｃｏｆｆ）を低減することも可能である。具体的には、半導体装置１００では、半導体装置２００に比べてオフ容量を２５％（シリコン層を薄膜化した構造（図８参照）に対しては２０％）低減することが可能である。
［中空領域のサイズについて］
図１１は、中空領域１２１のサイズを示す模式図である。同図では、半導体装置１００の一部の構成のみを示す。同図に示すように、中空領域１２１の上端部（チャネル１２２側の端部）の幅（Ｘ方向）を幅Ａとし、中空領域１２１とゲート絶縁膜１１７の間のシリコン層１０１厚み（Ｚ方向）、即ち中空領域１２１によって薄化されたボディ領域１１３の厚みを厚みＢとする。
図１２は、チャネル１２２に印加される応と幅Ａの関係を示すグラフであり、Ａｎｓｙｓ Ｗｏｒｋｂｅｎｃｈを利用した応力シミュレーションの結果である。縦軸は、チャネル中央部における応力の付加分（チャネル応力付加分）であり、横軸は幅Ａである。厚みＢは２０ｎｍとして計算されている。幅Ｈ１は、図１１に示すようにＸ方向におけるゲート１０２の幅（ゲート長）とＸ方向におけるサイドウォール１０３の幅の和であり、幅Ｈ２はＸ方向におけるゲート１０２の幅（ゲート長）である。
図１２に示すように、幅Ａが小さい方がチャネル１２２に印加される応力が大きく、幅Ｈ２より小さいと応力が急激に大きくなることがわかる。したがって幅Ａは小さい方がよく、ゲート長とサイドウォール１０３の幅の和（幅Ｈ１）より小さい方が好適であり、ゲート長（幅Ｈ２）より小さい方がより好適である。
図１３は、チャネル１２２に印加される応力と厚みＢの関係を示すグラフであり、Ａｎｓｙｓ Ｗｏｒｋｂｅｎｃｈを利用した応力シミュレーションの結果である。縦軸は、チャネル中央部における応力の付加分（チャネル応力付加分）であり、横軸は厚みＢである。幅Ａは０．１８μｍとして計算されている。
同図に示すように、厚みＢが小さい方がチャネル１２２に印加される応力が大きくなることがわかる。したがって、厚みＢは小さい方が好適である。一方で、上述のように、中空領域１２１とゲート絶縁膜１１７の間のシリコン層１０１にはチャネル１２２が形成されるため、中空領域１２１がチャネル１２２におけるキャリア移動を阻害しないようにする必要がある。
チャネル１２２の厚みは１０ｎｍ未満であるため、厚みＢは１０ｎｍ以上が好適である。また、厚みＢが１２０ｎｍより大きいと、中空領域１２１によってチャネル１２２に印加される膜応力が増大する効果が小さくなるため、厚みＢは１２０ｎｍ以下が好適である。したがって、厚みＢは１０ｎｍ以上１２０ｎｍ以下が好適である。
中空領域１２１の体積は大きい方が好適である。中空領域１２１の体積が大きいとボディ領域１１３の体積が小さくなり、トランジスタがオフのときにボディ領域１１３が完全空乏化するためである。
また、中空領域１２１は、上端部と下端部の幅が異なっていてもよい。図１４は、上端部と下端部の幅が異なる中空領域１２１を備える半導体装置１００の模式図である。同図に示すように、中空領域１２１の下端部（チャネル１２２とは反対側の端部）の幅（Ｘ方向）を幅Ｃとする。同図に示すように幅Ｃは幅Ａより大きく、幅Ｈ２（ゲート長）より大きくてもよい。この形状とすることにより、幅Ａを小さくし、かつ中空領域１２１の体積を大きくすることが可能である。
［半導体装置の製造方法］
半導体装置１００の製造方法について説明する。半導体装置１００は以下の各製造方法によって製造することが可能である。
（第１の製造方法）
図１５は、半導体装置１００の第１の製造方法を示す模式図である。図１５（ａ）に示すようにシリコン層１０１及びＢＯＸ層１０８を備えるＳＯＩ基板を準備する。続いて、図１５（ｂ）に示すように、シリコン層１０１上にレジストＲを積層し、パターニングする。
続いて、図１５（ｂ）に示すように、所望の領域に酸素イオンを注入し、シリコン層１０１中にシリコン酸化物（ＳｉＯ）からなる酸化物層１３０を形成する。酸化物層１３０は、チャネル幅と同等又はチャネル幅より小さい幅（Ｘ方向）となり、酸化物層１３０からシリコン層１０１の表面までの厚みが１０ｎｍ以上１２０ｎｍ以下となるように形成する。
酸化物層１３０の形成は、ＳＩＭＯＸ (Separation by IMplantation of Oxygen)法を用いて行うことができる。また、ＳＩＭＯＸ法はＳＯＩ基板の作成（ＢＯＸ層１０８の形成）にも利用することができるが、ＳＯＩ基板はＳＩＭＯＸ法と張り合わせ法のどちらで作成したものであってもよい。
続いて、図１５（ｃ）に示すようにシリコン層１０１上にゲート絶縁膜１１７及びゲート１０２を形成し、ＳＯＩ基板の裏面（ゲート１０２とは反対側の面）に、ＢＯＸ層１０８に到達するホールＶを形成する。図１６は、ゲート１０２側からＳＯＩ基板を見た図である。同図に示すように、ホールＶは、ゲート１０２の裏面にチャネル幅方向（Ｙ方向）に沿って等間隔で設けることができる。
続いて、図１５（ｄ）に示すように、ＢＯＸ層１０８及び酸化物層１３０を除去する。これらの除去は、フッ酸やフッ化アンモニウム等のエッチング液を用いて行うことができる。このようにして、中空領域１２１を形成することが可能である。以降は一般的な半導体プロセスを利用して、ソースやゲート等を形成し、半導体装置１００を製造することができる。なお、この製造方法では、ＢＯＸ層１０８は除去され、半導体装置１００はＳｏＮ（silicon on nothing)構造となる。
上記のように、ホールＶをチャネル幅方向に沿って等間隔で設けることにより、ＢＯＸ層１０８及び酸化物層１３０を均一に除去することができる。また、一つのトランジスタ内のチャネル幅方向にホールＶが存在する領域と存在しない領域を作成することにより、中空領域１２１が存在する領域と存在しない領域を作り分けることもできる。
なお、上述の製造方法では、ＳＯＩ基板の裏面にホールＶを形成するとしたが、表面（ゲート１０２側）にホールＶを形成してもよい。図１７は、ＳＯＩ基板の表面に形成したホールＶを示す模式図である。これらの図に示すように、ホールＶをＳＯＩ基板の表面に形成し、エッチングにより中空領域１２１を形成することも可能である。
また、上述の製造方法では、ＳＩＭＯＸ法を利用するとしたがこれに限られない。上記酸化物層１３０に相当する領域にイオン注入によってイオンの濃度プロファイルを形成し、酸系エッチング液を用いてエッチングすることにより、イオンの濃度が高い領域のみを除去し、中空領域１２１を形成することも可能である。
（第２の製造方法）
図１８は、半導体装置１００の第２の製造方法を示す模式図である。図１８（ａ）に示すようにシリコン層１０１及びＢＯＸ層１０８を備えるＳＯＩ基板を準備する。続いて、図１８（ｂ）に示すようにトレンチＴを形成する。トレンチＴは、ドライエッチングにより形成することができる。
続いて、ＳＯＩ基板を還元性雰囲気（水素雰囲気や真空中等の非酸化環境）中で加熱し、高温アニールを行う。加熱温度は例えば９００〜１０００℃、加熱時間は例えば５〜１５分とすることができる。
これにより、シリコン原子の表面自己拡散（表面マイグレーション）が誘起され、自発的に熱変形が生じる。この自己組織化によってトレンチＴの上端部が閉塞し、図１８（ｃ）に示すようにシリコン層１０１内に中空構造が形成される。この中空構造を中空領域１２１として利用することができる。以降は一般的な半導体プロセスを利用して、ソースやドレイン、ゲート等を形成し、半導体装置１００を製造することができる。
複数のトレンチＴをチャネル幅（Ｙ方向）に近接して（間隔５００ｎｍ以下）設けることにより、複数のトレンチＴを融合させ、体積の大きい中空領域１２１を形成することができる。また、ひとつのトランジスタ内でチャネル幅方向においてトレンチＴを形成する領域と形成しない領域を設けることにより、中空領域１２１が存在する領域と存在しない領域を作り分けることもできる。
（第３の製造方法）
図１９は、半導体装置１００の第３の製造方法を示す模式図である。図１９（ａ）に示すようにシリコン層１０１及びＢＯＸ層１０８を備えるＳＯＩ基板を準備し、ＳＯＩ基板にトランジスタ構造を形成する（図ではソース及びドレインの図示は省略する）。
続いて、図１９（ｂ）に示すように、第一段階としてＳＯＩ基板の裏面（ゲート１０２とは反対側）から、シリコン層１０１及びＢＯＸ層１０８の一部を除去する。この除去は、ドライエッチング等を利用して行うことができ、形成対象の中空領域よりも広範囲の領域を除去する。ここでは高精度である必要はなく、ある程度粗く、高速でエッチングすることができる。
続いて、図１９（ｃ）に示すように、第二段階として、ＢＯＸ層１０８及びシリコン層１０１を除去する。この除去は、ドライエッチング等を利用して行うことができ、第一段階よりも精度を上げて行う。ＢＯＸ層１０８をエッチングストッパとして利用することができ、高速かつ高精度にエッチングすることが可能である。
（他の製造方法）
半導体装置１００は上記の製造方法以外の製造方法によって製造することが可能である。例えば、トランジスタ作成前にシリコン層１０１の表面からトレンチを形成してシリコンのエピタキシャル成長によってトレンチを埋め戻す際、意図的に空孔が形成される条件とすることによって中空領域１２１を形成するようなカバレージを利用した製造方法を利用することができる。
［中空領域の形状について］
中空領域１２１は、上記のように断面が矩形となる形状に限られず、中空領域１２１とゲート絶縁膜１１７の間のシリコン層１０１の厚みがチャネル１２２の厚みより大きい形状であればよい。トランジスタがオフのときの空乏化促進を考慮すると、中空領域１２１の体積はボディ領域１３１に対して大きい方がオフ容量を低減する上で好適である。
図２０は、中空領域１２１の各種形状を示す模式図である。中空領域１２１は、図２０（ａ）に示すように上端部の幅が小さく、下端部の幅が大きい台形形状や、図２０（ｂ）に示すような三角形状、図２０（ｃ）に示すような多角形状、図２０（ｄ）に示すような角がないラウンド状のドロップ形状としてもよい。また、図２０（ｅ）に示すように、半導体装置１００は複数の中空領域１２１を有していてもよい。いずれの形状であっても、中空領域１２１を設けることによってチャネル１２２に印加される応力を増大させることが可能である。
［絶縁領域について］
上記説明において、半導体装置１００は中空領域１２１を有するとしたが、中空領域１２１に代えて絶縁領域を有していてもよい。図２１は、絶縁領域１４１を備える半導体装置３００の模式図である。絶縁領域１４１以外の構成は、半導体装置１００と同一であるので説明を省略する。
絶縁領域１４１は、上述した中空領域１２１の内部に絶縁材料を充填したものとすることができる。絶縁材料は例えば、ＳｉＯ２や合成樹脂とすることができる。また、絶縁材料を膜応力を有する材料とすることにより、ストレスライナー膜１０４に加え、絶縁領域１４１によってもチャネル１２２に膜応力を印加する構造とすることも可能である。
図２２は、半導体装置３００に対して応力シミュレーションを行った結果であり、最大主応力分布を画像可したものである。応力が大きい領域ほど黒色で示されている。応力シミュレーションはＭＯＳＴｒにより計算されたものである。
同図に示すように、チャネル１２２の下に絶縁領域１４１を設けることにより、チャネル１２２に応力が集中し、チャネル１２２の全体にわたって応力が印加されていることがわかる。
絶縁領域１４１の上端部の幅は、中空領域１２１の上端部の幅Ａに相当し、絶縁領域１４１とゲート絶縁膜１１７の間のシリコン層１０１の厚みは、中空領域１２１とゲート絶縁膜１１７の間のシリコン層１０１の厚みに相当する（図１１参照）。
図２３は、チャネル１２２に印加される応力と幅Ａの関係を示すグラフであり、Ａｎｓｙｓ Ｗｏｒｋｂｅｎｃｈを利用した応力シミュレーションの結果である。上記中空領域１２１を設けた構造と絶縁領域１４１を設けた構造の結果を合わせて示す。
縦軸は、チャネル中央部における半応力の付加分（チャネル応力付加分）であり、横軸は幅Ａである。厚みＢは２０ｎｍとして計算されている。幅Ｈ１は、図１１に示すようにゲート１０２の幅（ゲート長）とサイドウォール１０３の幅の和であり、幅Ｈ２はゲート１０２の幅である。
図２３に示すように、幅Ａが小さい方がチャネル１２２に印加される応力が大きく、幅Ｈ２より小さいと応力が急激に大きくなることがわかる。したがって幅Ａは小さい方が好適であり、ゲート長（幅Ｈ２）より小さい方がより好適である。また、絶縁領域１４１の場合、中空領域１２１に比較してチャネル１２２に印加される応力は小さくなる。
図２４は、チャネル１２２に印加される応力と厚みＢの関係を示すグラフであり、Ａｎｓｙｓ Ｗｏｒｋｂｅｎｃｈを利用した応力シミュレーションの結果である。上記中空領域１２１を設けた構造と絶縁領域１４１を設けた構造の結果を合わせて示す。縦軸は、チャネル中央部における応力の付加分（チャネル応力付加分）であり、横軸は厚みＢである。幅Ａは０．１８μｍとして計算されている。
同図に示すように、厚みＢが小さい方がチャネル１２２に印加される応力が大きくなることがわかる。したがって、厚みＢは小さい方が好適である。一方で、上述のように、中空領域１２１とゲート１０２の間のシリコン層１０１にはチャネル１２２が形成されるため、中空領域１２１がチャネル１２２におけるキャリア移動を阻害しないようにする必要がある。このため、厚みＢは１０ｎｍ以上１００ｎｍ以下が好適である。また、絶縁領域１４１の場合、中空領域１２１に比較してチャネル１２２に印加される応力は小さくなる。
半導体装置３００は、上記製造方法によって半導体装置１００を製造し、形成された中空領域１２１に絶縁性材料を埋め込むことによって製造することができる。例えば、上記第３の製造方法（図１９参照）においてＳＯＩ基板の裏面からエッチングした後、裏面から絶縁性材料を埋め込むことができる。また、ＳＩＭＯＸ法を利用してシリコン層にシリコン酸化物を形成し、このシリコン酸化物を絶縁領域１４１としてもよい。
［半導体装置の利用形態について］
上記構造を有する半導体装置１００及び半導体装置３００は、ＮＭＯＳとＰＭＯＳを相補的に配置したＣＭＯＳ（Complementary MOS）回路を構成することができる。また、半導体装置１００及び半導体装置３００は電子機器に搭載することができる。半導体装置１００及び半導体装置３００はオン抵抗が小さく、オフ容量が小さいという良好な電気特性を有するため、ＣＭＯＳ回路及び電子機器の性能を向上させることが可能である。
なお、本技術は以下のような構成もとることができる。
（１）
第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられた中空領域又は絶縁領域
を具備する半導体装置。
（２）
上記（１）に記載の半導体装置であって、
上記チャネルに膜応力を印加するストレスライナー膜
をさらに具備する半導体装置。
（３）
上記（１）又は（２）に記載の半導体装置であって、
ゲート絶縁膜と、上記ゲート絶縁膜を介して上記ボディ領域と対向するゲートと、上記ゲートに隣接するサイドウォールとをさらに具備し、
上記中空領域又は上記絶縁領域の上記チャネル側の端部のチャネル長に平行な第１の方向における幅は、ゲート長と上記第１の方向におけるサイドウォールの幅の和より小さい
半導体装置。
（４）
上記（３）に記載の半導体装置であって、
上記中空領域又は上記絶縁領域の上記チャネル側の端部の上記第１の方向における幅は、上記ゲート長より小さい
半導体装置。
（５）
上記（４）に記載の半導体装置であって、
上記中空領域又は上記絶縁領域の上記チャネル側とは反対側の端部の上記第１の方向における幅は上記ゲート長より大きい
半導体装置。
（６）
上記（１）から（５）のうちいずれか一つに記載の半導体装置であって、
上記中空領域又は上記絶縁領域は、上記中空領域又は上記絶縁領域によって薄化された上記ボディ領域の厚みが１０ｎｍ以上１２０ｎｍ以下となるように形成されている
半導体装置。
（７）
上記（１）から（６）のうちいずれか一つに記載の半導体装置であって、
上記中空領域又は上記絶縁領域は、トランジスタがオフの状態で上記ボディ領域が完全空乏化する体積を有する
半導体装置。
（８）
上記（２）から（７）のうちいずれか一つに記載の半導体装置であって、
上記半導体装置は、上記第１の半導体型がＮ型であり、上記第２の半導体型がＰ型であるＮＭＯＳ（Ｎ型Metal Oxide Semiconductor）であり、
上記ストレスライナー膜は、上記チャネルに引っ張り方向の膜応力を印加する
半導体装置。
（９）
上記（２）から（７）のうちいずれか一つに記載の半導体装置であって、
上記半導体装置は、上記第１の半導体型がＰ型であり、上記第２の半導体型がＮ型であるＰＭＯＳ（Ｐ型Metal Oxide Semiconductor）であり、
上記ストレスライナー膜は、上記チャネルに圧縮方向の膜応力を印加する
半導体装置。
（１０）
上記（１）から（９）のうちいずれか一つに記載の半導体装置であって、
ＳＯＩ構造又はＳｏＮ構造を有する
半導体装置。
（１１）
上記（１）から（９）のうちいずれか一つに記載の半導体装置であって、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である
半導体装置。
（１２）
上記（１）から（１１）のうちいずれか一つに記載の半導体装置であって、
上記ストレスライナー膜は、シリコン窒化物からなり、
上記絶縁領域は、シリコン酸化物からなる
半導体装置。
（１３）
上記（１）から（１２）のうちいずれか一つに記載の半導体装置であって、
上記絶縁領域は、上記チャネルに膜応力を印加する
半導体装置。
（１４）
第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられた中空領域又は絶縁領域
を具備する半導体装置から構成されたＣＭＯＳ（Complementary MOS）回路。
（１５）
第１の半導体型を有するソースと、上記第１の半導体型を有するドレインと、第２の半導体型を有し、上記ソースと上記ドレインの間に設けられたボディ領域とを有するトランジスタの上記ボディ領域において、上記ソースと上記ドレインの間で形成されるチャネルの下に設けられた中空領域又は絶縁領域
を具備する半導体装置を含む電子機器。
１００…半導体装置
１０１…シリコン層
１０２…ゲート
１０３…サイドウォール
１０４…ストレスライナー膜
１１１…ソース
１１２…ドレイン
１１３…ボディ領域
１１４…低濃度拡散層
１２１…中空領域
１２２…チャネル
１３１…ボディ領域
１４１…絶縁領域

Claims (7)

  1. 層表面から所定の深さまで設けられ、第１の半導体型を有するソースと、前記層表面から前記所定の深さまで設けられ、前記第１の半導体型を有するドレインと、第２の半導体型を有し、前記ソースと前記ドレインの間に設けられたボディ領域と、前記層表面上に設けられたゲート絶縁膜を介して前記ボディ領域と対向するゲートと、を有するトランジスタにおいて、前記ソースと前記ドレインの間で形成されるチャネルの下に設けられた中空領域を具備し、
    前記中空領域の前記チャネル側の端部のチャネル長に平行な第１の方向における幅はゲート長より小さく、
    前記中空領域の前記チャネル側とは反対側の端部の前記第１の方向における幅は前記ゲート長より大きく、
    前記中空領域は、前記チャネル側の端部の前記層表面からの深さが１０ｎｍ以上１２０ｎｍ以下であり、前記チャネル側とは反対側の端部の前記層表面からの深さが前記所定の深さと同一又は前記所定の深さより浅い
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記チャネルに膜応力を印加するストレスライナー膜
    をさらに具備する半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記半導体装置は、前記第１の半導体型がＮ型であり、前記第２の半導体型がＰ型であるＮ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
    前記ストレスライナー膜は、前記チャネルに引っ張り方向の膜応力を印加する
    半導体装置。
  4. 請求項２に記載の半導体装置であって、
    前記半導体装置は、前記第１の半導体型がＰ型であり、前記第２の半導体型がＮ型であるＰ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
    前記ストレスライナー膜は、前記チャネルに圧縮方向の膜応力を印加する
    半導体装置。
  5. 請求項１に記載の半導体装置であって、
    ＳＯＩ構造又はＳｏＮ構造を有する
    半導体装置。
  6. 層表面から所定の深さまで設けられ、第１の半導体型を有するソースと、前記層表面から前記所定の深さまで設けられ、前記第１の半導体型を有するドレインと、第２の半導体型を有し、前記ソースと前記ドレインの間に設けられたボディ領域と、前記層表面上に設けられたゲート絶縁膜を介して前記ボディ領域と対向するゲートと、を有するトランジスタにおいて、前記ソースと前記ドレインの間で形成されるチャネルの下に設けられた中空領域を具備し、
    前記中空領域の前記チャネル側の端部のチャネル長に平行な第１の方向における幅はゲート長より小さく、
    前記中空領域の前記チャネル側とは反対側の端部の前記第１の方向における幅は前記ゲート長より大きく、
    前記中空領域は、前記チャネル側の端部の前記層表面からの深さが１０ｎｍ以上１２０ｎｍ以下であり、前記チャネル側とは反対側の端部の前記層表面からの深さが前記所定の深さと同一又は前記所定の深さより浅い
    半導体装置から構成されたＣＭＯＳ（Complementary MOS）回路。
  7. 層表面から所定の深さまで設けられ、第１の半導体型を有するソースと、前記層表面から前記所定の深さまで設けられ、前記第１の半導体型を有するドレインと、第２の半導体型を有し、前記ソースと前記ドレインの間に設けられたボディ領域と、前記層表面上に設けられたゲート絶縁膜を介して前記ボディ領域と対向するゲートと、を有するトランジスタにおいて、前記ソースと前記ドレインの間で形成されるチャネルの下に設けられた中空領域を具備し、
    前記中空領域の前記チャネル側の端部のチャネル長に平行な第１の方向における幅はゲート長より小さく、
    前記中空領域の前記チャネル側とは反対側の端部の前記第１の方向における幅は前記ゲート長より大きく、
    前記中空領域は、前記チャネル側の端部の前記層表面からの深さが１０ｎｍ以上１２０ｎｍ以下であり、前記チャネル側とは反対側の端部の前記層表面からの深さが前記所定の深さと同一又は前記所定の深さより浅い
    半導体装置を含む電子機器。
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